申请/专利权人：台湾积体电路制造股份有限公司

申请日：2017-05-23

公开（公告）日：2023-01-06

公开（公告）号：CN108615683B

主分类号：H01L21/336

分类号：H01L21/336

优先权：["20161213 US 15/376,719"]

专利状态码：有效-授权

法律状态：2023.01.06#授权;2020.01.10#实质审查的生效;2018.10.02#公开

摘要：一种等离子体掺杂制程，其对鳍状物中的淡掺杂源极漏极区提供共形的掺杂轮廓，并减少由等离子体掺杂引起的鳍状物高度减损。上述等离子体掺杂制程克服了在鳍状物结构的传统的等离子体掺杂制程造成的限制，例如结构的具挑战性的高宽比及紧密的节距。已证实，具有共形的淡掺杂源极漏极区及减少鳍状物高度损失的半导体装置的并联电阻较低且晶体管效能得到改善。

主权项：1.一种半导体装置的形成方法，包含：在一基底上形成多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面；将一栅结构置于上述多个鳍状物的一鳍状物上，该栅结构具有一第一侧壁与一第二侧壁；将一第一水平间隔物置于该第一侧壁上，将一第二水平间隔物置于该第二侧壁上；以及形成邻接于该第一水平间隔物的一第一掺杂源极漏极区与邻接于该第二水平间隔物的一第二掺杂源极漏极区，其中形成该第一掺杂源极漏极区与该第二掺杂源极漏极区，包含：形成离子化掺杂物种的等离子体，其包括多个射频等离子体功率脉冲，上述多个射频等离子体功率脉冲具有一不变的振幅；在形成上述离子化掺杂物种的等离子体之后，在第一数量的上述多个射频等离子体功率脉冲的期间对该基底施加一第一负直流偏压，以在每个上述多个鳍状物的上表面上形成上述离子化掺杂物种的一掺杂层；以及在第二数量的上述多个射频等离子体功率脉冲的期间将该第一负直流偏压线性减少至一第二负直流偏压，以增加该掺杂层中的上述离子化掺杂物种的浓度。

全文数据：半导体装置的形成方法技术领域[0001]本发明是关于半导体制程技术，特别是关于半导体装置及其多个淡掺杂源极漏极区的形成方法。背景技术[0002]在半导体装置的结构及其制程的诸多进步，贡献在用于集成电路的晶体管的尺寸缩小及效能提升。最近在半导体装置的结构的发展，已导入被称作是鳍式场效晶体管finfieldeffecttransistors;FinFETs的晶体管结构。鳍式场效晶体管通常具有通道区控制较佳、减少短通道效应shortchanneleffect及减少次临限漏电流等的优点。[0003]除了晶体管，集成电路通常还包含例如二极管、电容器、电阻器等的电性构件，其与鳍式场效晶体管组合而形成电路。发明内容[0004]本发明的一实施例是提供一种半导体装置的形成方法，包含:在一基底上形成多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面;在上述多个鳍状物的一第一鳍状物上形成一栅结构，上述栅结构具有一第一侧壁与对向的一第二侧壁;在上述第一侧壁上形成一第一水平间隔物，在上述第二侧壁上形成一第二水平间隔物；形成邻接于上述第一侧壁的一第一淡掺杂源极漏极区与邻接于上述第二侧壁的一第二淡惨杂源极漏极区，并以一多周期等_子体掺杂制程multiple-cycleplasmadopingprocess对上述多个鳍状物的每个鳍状物的上表面及侧表面作掺杂;对上述基底施加一直流偏压，历时一预定的周期数；以及进行一尖峰退火spikeanneal;其中上述直流偏压是以一'标称不变的速率升降。[0005]本发明的另一实施例是提供一种形成多个淡掺杂源极漏极区的方法，包含:接收一基底，其上具有多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面，且上述多个鳍状物的至少一个鳍状物具有置于其上的一栅结构;将上述基底曝露于一多周期等离子体掺杂制程，上述多周期等离子体掺杂制程具有一射频等离子体功率与多个射频等离子体功率脉冲;对上述基底施加一直流偏压;将上述直流偏压维持在一标称不变的电压，历时一第一周期数;将上述直流偏压以一标称不变的速率升降，历时一第二周期数;以及将上述直流偏压维持在一标称不变的电压，历时一第三周期数。[0006]本发明的又另一实施例是提供一种形成多个淡掺杂源极漏极区的方法，包含:接收一基底，其上具有多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面，且上述多个鳍状物的至少一个鳍状物具有置于其上的一栅结构;将上述基底曝露于一多周期等离子体掺杂制程，历时一第一预定周期数;对上述基底施加一直流偏压；将上述直流偏压维持在一标称不变的电压，历时一第二预定周期数；以及将上述直流偏压以一标称不变的速率升降，历时一第三预定周期数。附图说明[0007]根据以下的详细说明并配合所附附图做完整揭露。应注意的是，根据本产业的一般作业，附图并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚[0008]图1A是一例示的半导体装置结构的等角视图。[0009]图1B是一例示的晶体管区域的俯视图。[0010]图2A是一剖面图，显示进行本揭露的—制程步骤后所制造的触丄曰片_1]图2B是一剖面图，显示进行本揭露的一制程步骤后所制造的g式场^曰体^的—部分。[0012]图2C是一剖面图，显示进行本揭露的一制程步骤后所制造的^式场，，体J的—部分。[0013]图2D是一剖面图，显示进行本揭露的一制程步骤后所制造的^式场效晶体管的—部分。[0014]图2E是一剖面图，显示进行本揭露的一制程步骤后所制造的g式场体f的—部分。[0015]图3显示某些实施例的在形成淡掺杂源极漏极区过程!效晶体管的—部分。[0016]图4是一流程图，显示某些实施例的例示的方法。\等_子体掺杂制程。[0017]【符号说明】[0018]1〇〇半导体装置结构[0019]102基底[0020]104鳍状物[0021]106隔离结构[0022]1〇8栅结构[0023]110D漏极区[0024]110D’掺杂的漏极区[0025]110S源极区[0026]11〇S’掺杂的源极区[0027]111间隔物[0028]112侧壁表面[0029]113淡掺杂漏极区[0030]114、118上表面[0031]115栅介电质结构[0032]116水平间隔物[0033]117栅极层[0034]120硬掩模[0035]125主间隔物[0036]127凹部[0037]127t底面[0038]131截线[0039]150晶体管区域[0040]300等离子体掺杂制程[0041]302射频等离子体功率[0042]304直流偏压[0043]306时间[0044]308、312、316周期[0045]310沉积模式[0046]314暂态模式[0047]318注入模式[0048]400方法[0049]402、404、406、408、410、步骤[0050]412、414、416[0051]HF鳍高度[0052]HG栅高度[0053]HR高度[0054]L栅极长度[0055]LS长度[0056]W鳍状物宽度具体实施方式[0057]为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：[0058]以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的掲露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本揭露书叙述了一第一特征形成于一第二特征的上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下揭露书不同范例可能重复使用相同的参考符号及或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及或结构之间有特定的关系。[0059]此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另一个些元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位旋转90度或其他方位），则在此使用的空间相关词也可依此相同解释。[0060]在此使用的英文缩写「FET」，是指场效晶体管fieldeffecttransistoraFET的一相当常见的形态是称为金属一氧化物一半导体场效晶体管（metaloxidesemiconductorfieldeffecttransistor;MOSFET。在以前，金属一氧化物一半导体场效晶体管曾经是平面结构，建构于例如一半导体晶片等的一基底的平坦表面之中与之上。然而，在半导体制程近年来的发展结果，则会使用半导体材料的三维、垂直排列结构，称之为鳍状物。[0061]「finFET」的用语是指形成在一硅鳍状物的上方的FET，相对于一晶片的平坦表面，上述硅鳍状物为垂直排列。L〇〇62」ISD」疋指源极及或漏极接囟，其形成一场效晶体管的二个端点。[0063]「外延层」的叙述，在此是指单晶材料的一层或结构。同样地，「外延成长」的叙述，在此是指成长单晶材料的一层或结构的制程。外延成长材料可以是已掺杂或未掺杂。[0064]此处使用的「标称」nominal的语汇，是指在一产品或一制程的设计阶段所设定的用于一构件或一制程操作的一特征值或一参数值的所欲的值或目标值，一起的还有此所欲的值以上及或以下的一个范围的值。此范围的值通常是因为小幅度的制程变动或公差。[0065]此处使用的「垂直」的语汇，是指标称直交于一基底的表面。[0066]本揭露的各种实施例提供了数个优点，例如与以传统的半导体制程制造的晶体管相比，减少了并联电阻且强化了整体晶体管效能。这些优点是通过一等离子体摻杂plasmadoping;PLAD制程而实现，此等离子体掺杂制程是用来在鰭式半导体装置形成具有共形的conformal掺杂轮廓dopingproHle及减少鳍状物高度损失的淡掺杂源极漏极区，上述鳍式半导体装置例如但不限于鳍式场效晶体管、水平环绕式栅极horizontalgate-all-around;HGAA结构及氧化物上覆通道区（channel-〇n-〇xide;C00结构。不像对基底施加一脉冲直流偏压讯号的传统制程，本揭露的等离子体掺杂制程的特征在于标称不变的电压值与电压升降条件的组合，以避免对鳍状物的上表面与侧表面产生离子轰击损伤。更具体而言，以一直流稳态电压步骤、后接一直流升降电压步骤、后接不同阶段的直流稳态电压步骤的制程，取代上述脉冲直流偏压脉冲。通过在等离子体掺杂制程中适当地调整施加于基底的偏压的直流偏压特征，可达成具有最小鳍状物高度损失的高度共形的掺杂轮廓。[0067]在叙述关于鳍式场效晶体管的源极漏极区的设计的实施例之前，先显示一鳍式场效晶体管的例示的制程。第1A-1B图显示一半导体装置的各种视图，包含在制造的各种阶段中的鳍式场效晶体管。在此提供的制程为例示，而可能会实行未在上述附图显示的许多其他的步骤。[0068]图1A是绘示一半导体装置结构100的等角视图。半导体装置结构100包含多个鳍式场效晶体管。半导体装置结构100包含一基底102、多个鳍状物104、多个隔离结构106与一栅结构108,栅结构108是置于每个鳍状物104的侧壁与上表面的上方。鳍状物104与隔离结构106分别具有上表面114与118。栅结构108具有一栅介电质结构115与一栅极层117。在替代性的实施例中，在栅结构108中可包含一或多个附加的层或结构。图1A显示在栅极层117的一上表面，设置一硬掩模120。硬掩模120是用于栅结构108的图形化制程例如微影与蚀刻步骤的组合）。在某些实施例中，硬掩模120是以例如氧化硅、氮化硅或所属技术领域中具有通常知识者所熟知的其他适当材料等的一介电材料所制造。图1A的等角视图是在已完成栅极结构的图形化制程及已沉积栅介电层与栅极层的后绘制。图1A的半导体结构100仅显示一个栅结构108。所属技术领域中具有通常知识者应了解集成电路中的一般的半导体结构会包含多个彼此平行且正交于鳍状物的方向的这样的或类似的栅结构。[0069]示于图1A的多个鳍状物104的每一个，各包含一对源极漏极端。为了容易叙述，将上述一对源极漏极端的第一个称为一源极区ii〇s，将上述一对源极漏极端的第二个称为一漏极区110D，而上述源极漏极端是形成在鳍状物1〇4中、鳍状物1〇4上及或围绕鳍状物104。鳍状物104的一通道区112是在栅结构108之下。如图1A所示，栅结构108具有一栅极长度L与一栅极宽度2xHF+W。在某些实施例中，栅极长度L是在约l〇nm至约3〇nm的范围内。在某些其他实施例中，栅极长度L是在约3nm至约10nm的范围内。在某些实施例中，鳍状物宽度W是在约lOnm至约20nm的范围内。在某些其他实施例中，鳍状物宽度W是在约3nm至约lOrnn的范围内。从鳍状物上表面114量测到栅结构1〇8的顶部的栅结构108的栅高度HG，在某些实施例中是在约50nm至约80nm的范围内。从隔离结构上表面ns量测到鳍状物上表面114的鰭状物104的鳍高度HF，在某些实施例中是在约25nm至约35nm的范围内。[0070]基底1〇2可以是块硅bulksilicon基底。基底102可包含以下物质，来取代前述的块硅基底:其他的元素半导体，例如锗;一化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及或綈化铟；一合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GalnP及或GalnAsP;或上述的组合。在一实施例中，基底1〇2是绝缘层上覆硅siliC0noriinsulator;SOI。在其他实施例中，基底1〇2可以是一外延材料。[0071]隔离结构1〇6是由一介电材料所制，且可由氧化硅、氮化硅、氧氮化硅、掺氟的二氧化硅fluorine-dopedsilicateglass;FSG、一低介电常数材料及或具有适当的填充性质的其他适当的绝缘材料所形成。隔离结构106可以是浅沟槽隔离（hallowtrenchisolation;STI结构。在一实施例中，隔离结构1〇6为浅沟槽隔离结构，且在基底形成鳍状物之后形成，其中，以绝缘材料填充鳍状物之间的空间，接下来对上述绝缘材料进行化学机械研磨chemicalmechanicalpolishing;CMP与回蚀，以曝露出鳍状物。所属技术领域中具有通常知识者应了解亦可使用其他制造方法来形成隔离结构106及或鳍状物104。例如，隔尚结构106可包含一多层结构，其具有一'或多个衬塾层。[0072]鳍状物104为主动区，一或多个场效晶体管会形成于其中。鳍状物1〇4可包含:硅或其他的元素半导体，例如锗；一化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及或锑化铟;一合金半导体，包含GalnAsP;或上述的组合。鳍状物104可使用适当的制程来制造，上述制程包含一或多个微影与蚀刻步骤的组合。[0073]栅结构1〇8可包含一栅介电质结构IIS、一栅极层117、一间隔物层111及或一或多个附加层。为了叙述上的方便，未在图1A中显示间隔物层111。在一实施例中，栅结构1〇8是使用复晶硅作为栅极层117。如图1A所示，一硬掩模120是置于栅极层117的一上表面上。硬掩模12〇是使用在栅结构108的图形化制程例如微影与蚀刻步骤的组合）。在某些实施例中，硬掩模120是以例如氧化硅、氮化硅或所属技术领域中具有通常知识者所熟知的其他适当材料等的一介电材料所制造。[0074]虽然图1A的等角视图是显示栅结构108是使用复晶硅作为栅极层117,但是所属技术领域中具有通常知识者应了解栅结构108可以是一牺牲栅结构，例如是在用来形成一金属栅结构的一取代栅制程replacementgateprocess中形成。可进行上述取代栅制程与许多其他的步骤，但未将其绘示于附图。上述金属栅结构可包含一或多个阻障层、一或多个栅介电层、一或多个功函数层、一或多个填充金属层及或适用于一金属栅结构的其他适当材料。在其他实施例中，上述金属栅结构可更包含盖层cappinglayer、蚀刻停止层、及或其他适当的材料。[0075]可包含于上述金属栅结构的例示的p型功函数金属材料包含TiN、TaN、Ru、Mo、Al、、21^2、^1〇8:12、了3:12、见8;^^1其他适当的13型功函数金属材料或上述的组合。可包含于上述金属栅结构的例示的n型功函数金属材料包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、丁311]\111、2]：、其他适当的11型功函数金属材料或上述的组合。晶体管的临界电压7丨是部分地依存于栅极中的功函数金属。因此，必须选择适当成分的一适当的功函数金属层及厚度。可通过化学气相沉积（chemicalvapordeposition;CVD、等离子体增益化学气相沉积plasma-enhancedchemicalvapordeposition;PECVD、物理气相沉积（physicalvapordeposition;PVD、原子层沉积atomiclayerdeposition;ALD、等离子体增益原子层沉积plasma-enhancedatomiclayerdeposition;PEALD及或其他适当的沉积制程来沉积上述功函数金属层。上述填充金属层可包含A1或W及或其他适当的材料。可通过化学气相沉积、等离子体增益化学气相沉积、物理气相沉积、原子层沉积、等离子体增益原子层沉积、镀制及或其他适当的制程来形成上述填充金属层。可以在上述功函数金属层的上方沉积上述填充金属层，藉此填入通过移除上述牺牲栅结构而形成的沟槽或开口的残留部分。[0076]前述的半导体装置结构100包含鳍状物104与栅结构108。半导体装置结构100需要额外的加工以形成各种构件，例如上述源极漏极端的淡掺杂区与重掺杂区。上述源极漏极区的淡掺杂区域通常称为一源极漏极延伸区或淡掺杂漏极（LightlyDopedDrain;LDD。所属技术领域中具有通常知识者应了解「淡掺杂漏极」这个语汇仅为命名惯例namingconvention，而不仅仅限于漏极区域，而同时包含源极接面的淡掺杂区。淡掺杂漏极是被需求来达成次微米装置的尺度的尺寸缩减。淡掺杂漏极区是被设置在迫近于水平间隔物的厚度所划定的通道区的边缘，以提供通达源极漏极区的一渐变的掺杂物浓度。淡掺杂漏极会在通道区边缘的界面区内形成复杂的水平与垂直的掺杂轮廓。如果未形成淡掺杂漏极，则在通常的晶体管运作的过程中，会在源极漏极接面与通道区之间产生高电场。[0077]为了形成淡掺杂漏极，选择以离子注入作为掺杂制程，用于许多技术节点technologynode。然而在最近的节点，由于鳍状物的具挑战性的高宽比（aggressiveaspectratio及紧密的栅极节距二个相邻的栅极之间的距离，pitch，离子注入制程不再被认为是一可行的选项。这是因为对于具挑战性的几何环境，离子注入容易发生掺杂物阴影效应（dopantshadowingeffect。由于离子注入是一种视线加工（1ineofsightprocess，掺杂物种会被节距紧密或高挑战性的高宽比的结构所阻挡，而无法到达预定掺杂的区域掺杂物阴影）。此现象会在鳍状物的掺杂区例如淡掺杂漏极区中，造成非共形的掺杂轮廓。为了克服掺杂物阴影效应，已经可选用等离子体掺杂制程。等离子体掺杂制程并非视线加工制程，因此在具挑战性的几何环境，不会发生掺杂物阴影效应。本揭露的相关实施例是叙述以一等离子体掺杂升降制程作为对于淡掺杂漏极较佳的掺杂制程。[0078]图1B是显示一晶体管区域150的一俯视图，晶体管区域150是与图1A的鳍状物104之起形成，显示齐平于隔离结构106的上表面118的一表面。晶体管区域150包含源极区110S与源极区110S。晶体管区域150亦包含一通道区112,如图1A所示，通道区112是鳍状物104的一部分，而且在三侧被栅结构1〇8围绕。通道区112是在栅结构108之下，并具有一宽度鳍状物宽度W。取决于制程条件与装置设计，通道区112的长度可能稍微不同于栅极长度L。单纯为了叙述上的方便，以栅极长度L来表示通道区112的长度。晶体管区域150亦包含栅介电层115与栅极层117。图1B亦显示形成于栅结构108上的间隔物层111。淡掺杂漏极区113是形成于鳍状物104的上表面与侧壁。示于图1B的淡掺杂漏极区113具有一宽度W与一长度LS。图1B亦通过虚线显示另一个栅结构1〇8。在前文，是叙述这个其他的栅结构108是与栅结构108相似且平行，未显示于图1A。[0079]请参考图2A〜2E，是一列的透视图与剖面图，显示在本揭露相关的制程步骤的不同阶段的鳍式场效晶体管。[0080]图2A是沿着图1A所示的截线131绘制，显示形成于鳍状物104的上方的二个相邻的栅结构108。每个栅结构108包含一栅极层117与栅介电层115。一硬掩模12〇是置于栅极层II7的上方。在某些实施例中，硬掩模120是用来划定栅极层117的图形。硬掩模120包含任何适当的材料，其包含但不限于氮化硅（SiN、氧氮化硅（SiON、碳化硅（SiC、氧碳化娃SiOC、旋涂玻璃spin-onglass;S0G、一低介电常数膜或氧化桂。这样的氧化娃可通过任何适当的方法形成，其包含但不限于以四乙氧基硅烷tetraethoxysilane;TEOS作为起始气体的化学气相沉积、等离子体增益化学气相沉积氧化物、以高高宽比制程（high_；aspect-ratio-process;HARP形成的氧化物。在栅结构108的正下方的通道区112亦被标不于图2A。示于图2A的隔离结构106的上表面118的水平，是以一虚线来标示。[0081]图2B显示一水平间隔物116,其用来将一部分的通道区曝露于淡掺杂漏极的等离子体掺杂物，而使等离子体掺杂物受到阻挡而不及于通道区的紧邻于栅极层117的结构的侧壁的部分。为了形成一水平间隔物116,先在基底的上方层积一毯覆式的水平间隔层并覆盖栅极层117、硬掩模120及鳍状物上表面114的源极漏极区。水平间隔物116是以一介电材料制造，例如氧化硅、氮氧化硅或掺碳的氮化硅SiCN。在某些实施例中，上述沉积制程是等离子体增益化学气相沉积制程。亦可使用其他适当的沉积制程。在某些实施例中，水平间隔物116的厚度是在约2mn至约5nm的范围内。水平间隔物116提供与通道区112相距一水平距离，此水平距离为水平间隔物116的厚度，以避免来自等离子体掺杂制程的掺杂物到达通道区112。[0082]然后，使用任何适当的制程，将淡掺杂漏极区113形成在邻接的水平间隔物116之间的鳍状物结构中。例如，可使用一等离子体掺杂制程来形成淡掺杂漏极区113,且亦可使用任何适当的掺杂物种类。虽然显示淡掺杂漏极区113仅接近鳍状物104的上表面，淡掺杂漏极区113可实际上接近鳍状物104的上表面与侧壁。上述等离子体掺杂制程在鳍状物104的上表面与侧壁表面上提供一均匀的掺杂轮廓。取决于等离子体掺杂制程的条件，淡掺杂漏极区113可延伸至鳍状物104的表面以下的一相当的深度。例如，如图2B所示，淡掺杂漏极区113可延伸至鳍状物104的上表面以下的HL的深度。所属技术领域中具有通常知识者应了解淡掺杂漏极区113亦可从鳍状物104的侧壁表面延伸而进入鳍状物104的内部。基底102可包含P型装置与n型装置二者。可纳入附加的制程，例如微影遮罩制程，以保护p型装置的区域，免于用于n型装置的掺杂物离子的侵入。用以形成及掺杂上述p型装置而纳入的制程程序，是所属技术领域中具有通常知识者所熟知，而不在本揭露中作进一步叙述。[0083]在一般的等离子体掺杂制程的期间，对上述基底施加一直流偏压电压脉冲。在上述脉冲的期间，将等离子体离子掺杂物往鳍状物104的上表面114与侧壁表面112力卩速，并因为离子轰击而造成损伤。因为这个损伤，在后续的光阻移除步骤，化学液体的作用会从鳍状物104移除受损部分的原子，而导致重大的鳍状物高度损失。这样的鳍状物高度损失会改变淡掺杂漏极区113的形状，并增加并联电阻RP，并对晶体管的效能造成不良影响。在某些实施例中，在等离子体掺杂制程的过程中施加于上述基底的直流偏压电压脉冲，可被一直流稳态电压步骤、后接一直流升降电压步骤、后接一直流稳态电压步骤所取代。[0084]在完成上述掺杂制程之后，进行一热退火制程，以驱动并活化上述掺杂物。上述热退火可使用一快速加热程序rapidthermalprocessing;RTP的退火、尖峰退火（Spikeanneal、毫秒退火millisecondanneal或激光退火。尖峰退火是在尖峰退火温度操作，操作的期间为秒的数量级。毫秒退火是在尖峰退火温度操作，操作的期间为毫秒的数量级。而激光退火是在尖峰退火温度操作，操作的期间为微秒的数量级。[0085]图2C是沿着图1A所示的截线131绘制，显示形成于晶体管区域150的上方的主间隔物125。主间隔物125覆盖水平间隔物116,并亦可覆盖栅结构108未绘示于图2C的上表面。主间隔物125的厚度是在约5nm至约10nm的范围内，其足以在鳍状物104的后续蚀刻的过程中，保护栅结构108、水平间隔物116及淡掺杂漏极区113。主间隔物125的形成，是使用一回蚀技术。例如，为了形成主间隔物125,先在基底的上方层积一毯覆式的主间隔物层，上述基底包含栅结构108,其中在此结构的上方，具有一硬掩模120。然后，使用一回蚀制程，以移除部分的上述毯覆式的主间隔物层，并为了后续的鳍状物蚀刻制程，形成一开口并曝露淡掺杂漏极区113的一部分。留下来的毯覆式的主间隔物层则形成主间隔物125。主间隔物125是以一介电材料制造，例如氧氮化娃SiON、氮化桂SiN或掺碳的氮化娃SiCN。与氮化桂或氧氮化硅比较，掺碳的氮化硅对于H3P〇4与HF等的蚀刻剂具有相对较低的蚀刻速率。用于主间隔物125的沉积制程是等离子体增益化学气相沉积制程，但是亦可使用其他适当的沉积制程。在某些实施例中，每个水平间隔物116的宽度是在约5nm至约1Onm的范围内。可进行一材料移除制程，例如为反应性离子蚀刻reactiveionetch;RIE制程或其他适当的制程，以移除已形成在硬掩模120的上方且在基底102上的表面的其他部分的上方的主间隔物125。水平间隔物116与主间隔物125是一起称为间隔物111。对于所属技术领域中具有通常知识者而言，显然可理解主间隔物125可包含一单层或多层的相同或不同材料。[0086]图2D是沿着图1A所示的截线131绘制，显示形成于二个相邻的栅结构108之间的鳍状物内的凹部127。使用反应性离子蚀刻制程或其他适当的制程，来蚀刻鳍状物104的被曝露的部分。一例示的鳍状物蚀刻制程可在约lmTorr至约lOOOmTorr的压力、约50W至约1000W的功率、约20V至约500V的偏压之下，在40°C至60°C的温度范围进行，并使用HBr及或Cl2作为蚀刻气体。在上述例示的蚀刻制程使用的上述偏压，亦可调整至可对蚀刻方向作较佳控制，以达成用于凹部127的所欲的轮廓。在某些实施例中，可将凹部127形成为在其底部具有多棱角状或圆化的形状。凹部127具有底面127t。如图2D所示，底面127t是在隔离结构106的平坦的上表面118的上方。在另一实施例中，底面127t是在隔离结构106的平坦的上表面118的下方。间隔物111与硬掩模120是用来作为蚀刻掩模，而使凹部127自对准于对向的间隔物111所形成的开口。从底面127t量测至隔离结构上表面118的高度HR可由制造商调整。可将凹部127形成为在其底部具有多棱角状或圆化的形状。[0087]图2E是显示在形成凹部127之后，在凹部127成长一外延层，以分别形成外延的掺杂源极漏极区110D’与110S’。为了容易叙述，将上述一对外延的掺杂源极漏极端的第一个称为一源极区110S’，将上述一对外延的掺杂源极漏极端的第二个称为一漏极区110D’。在某些实施例中，在掺杂源极漏极区110D’与110S’中的掺杂物，是在退火的期间扩散进入淡掺杂漏极区113。图2E是显示在凹部127成长一外延材料，以形成掺杂的漏极区110D’，而且为了容易叙述，在图2E未显示掺杂的源极区110S’。每个掺杂源极漏极区110D’与110S’的至少一部分是形成于凹部127,因此亦与对向的间隔物111划定的开口自对准。[0088]在某些实施例中，填充凹部127以形成掺杂源极漏极区110D’与110S’的上述外延材料，是一桂基材料silicon-basedmaterial。在某些实施例中，上述外延成长的娃基材料是通过一外延沉积部分蚀刻制程而形成，其将外延沉积部分蚀刻制程重复至少一次。这样的重复的外延沉积部分蚀刻制程亦称为一周期性沉积一沉积一蚀刻（cyclicdep〇Sition-dep〇Siti〇n-etch;CDDE制程。上述沉积制程是在凹部127形成硅基材料的一薄外延层，且在非结晶性表面形成一非晶硅基材料。一蚀刻或部分蚀刻）制程则移除上述非晶娃基材料，且亦移除凹部127中的上述桂基材料的一部分。其结果，在每个凹部127沉积硅基材料，以分别形成外延的源极漏极区110D’与110S，。[0089]仍参考掺杂源极漏极区ll〇D’与110S’的形成，在硅基材料的沉积的过程或之后，亦可插入就地掺杂制程。例如，在形成一n型晶体管的源极漏极区的过程，可使用例如膦PH3及或其他n型掺杂前驱物等的n型掺杂前驱物。通过使用上述就地掺杂制程，可较理想地控制硅基材料的掺杂浓度。在某些实施例中，硅基材料可以是一n型掺杂的硅层，其被掺杂有磷Si:P。在某些实施例中，硅基材料可以是一n型掺杂的硅层，其被掺杂有磷与碳si:cp二者。碳可阻碍磷从硅基材料向外扩散。在某些实施例中，硅基材料可以是一11型掺杂的硅层，其被掺杂有砷。亦可纳入其他种类的掺杂物。在某些实施例中，磷掺杂物的浓度是在约7Xl〇2Qatomscm3至约3X1021at〇mscm3的范围内。在某些实施例中，碳掺杂物的浓度是在约0.1%至约5%原子百分比）的范围内。[0090]在某些实施例中，可通过以下制程来沉积硅基材料:化学气相沉积，例如低压化学气相沉积、原子层沉积、超高真空化学气相沉积、等离子体增益化学气相沉积、远距离等离子体化学气相沉积、其他适当的沉积制程;分子束外延制程;任何适当的外延制程;或上述的任何组合。[0091]在某些实施例中，上述蚀刻制程可使用一蚀刻气体，此蚀刻气体包含氯化氢HC1、氯Ch、其他适当的蚀刻气体、及或上述的组合的至少一种。上述蚀刻制程移除置于一非结晶性表面上方的上述非晶硅基材料的速率是高于外延硅基材料的移除速率。因此，在一个周期性沉积一沉积一蚀刻周期后，只有一外延硅基材料留在基底上。上述外延沉积部分蚀刻制程是重复一段时间，直到达成所欲的厚度。[0092]图3是显示用以形成示于图2B的淡掺杂漏极区113的一例示的等离子体掺杂制程300。等离子体掺杂制程3〇0是一多周期制程，其具有已离子化的掺杂物种类的高密度、低能量的射频等离子体，且对上述基底施加一偏压，以将上述已离子化的掺杂物种类向上述基底的表面加速。在例示的等离子体掺杂制程300的这个例子，显示二种波形一射频功率与偏压。如图3的例子所示，是将一射频等离子体功率302的波形与一直流偏压304的讯号的波形304即时同步。在射频等离子体功率302与直流偏压304的二个波形之间的共轴（commonaxis是代表时间306。在一例示的周期308的期间，使射频等离子体功率302在5kHz的标称的频率脉动。在这个例子，射频等离子体功率302是在350瓦与600瓦之间脉动，循环周期为200US。所属技术领域中具有通常知识者应理解射频等离子体功率与频率特性可能依存于硬体架构与所欲的等离子体掺杂能量，而发生变化。例如，射频等离子体功率302可在200瓦至1000瓦的范围。在这个例示的等离子体掺杂制程300,等离子体的条件不会变更，因此射频等离子体功率302的波形不会在周期之间改变。[0093]在某些实施例中，将等离子体掺杂制程300分成三个分离的相，每个相具有不同的施加于上述基底的直流偏压304。可将这些相称为：一沉积模式310,此时放置总剂量的大致10%;—暂态模式314,此时放置总剂量的10%至20%;以及一注入模式318,此时放置总剂量的70%至80%。用于每个模式310、314与318的前述的剂量百分比为例示，且在替代的实施例中会有改变。直流偏压304可经由例如一静电夹头electrostaticchuck或一夹合机构、或是其他适当的方法，施加于基底。[0094]在这个例示的实施例中，已离子化的掺杂物种类为阳离子例如带正电的离子）。所属技术领域中具有通常知识者应理解，以相同原理施加阴离子例如带负电的离子的己离子化的掺杂物种类时，需要施加与例示的条件相反的基底偏压条件。在例示的沉积模式310的过程，将直流偏压304维持在轻微的负值，以避免在基板上发生任何高能量的已离子化的掺杂物种类造成的过度的离子轰击。在沉积模式310的过程，在上述基底的表面上形成薄层的掺杂物。此薄层的掺杂物是作为对抗任何的高能量的已离子化的掺杂物种类的一静电阻障，并进一步保护曝露的鳍状物表面，不受离子轰击。沉积模式310可使用例如例示的周期308的多个周期，以完成此相的操作。所属技术领域中具有通常知识者应理解可根据所欲的制程，选择周期308的数量以及将直流偏压304调整为不同值。在此例中，是将直流偏压304设定在-0.5kV。[0095]在完成沉积模式310之后，在例示的周期312开始暂态模式314,此时直流偏压304以一标称不变的速率而增加负号之后的值下降）。暂态模式314可需要如周期312的多个周期，直到直流偏压304到达一预定值。所属技术领域中具有通常知识者应理解，可调整用来完成暂态模式314所需的周期312的数量、升降速率以及起使与最终的偏压值范围）。在此例中，直流偏压304是从-0.5kV升降至-1.5kV。在这个电压变化的过程，随着基底的偏压增加负号之后的值，已离子化的掺杂物种类将开始受到较强的向基底的静电力。其结果，此处会有从沉积模式310到注入模式318的转换，此时已离子化的掺杂物种类已离子化的掺杂物种类会在最小偏压值曝露在最大静电力。[0096]在等离子体掺杂制程300中的注入模式318的过程，直流偏压304是维持在从例示的周期316开始的其负号之后的最大值。注入模式318可需要如周期316的多个周期，直到达成所欲的掺杂物浓度。此所欲的剂量是经由来自一法拉第杯faradaycup的电流讯号而被监控并计算。所属技术领域中具有通常知识者应理解所需的周期316的数量与基底的直流偏压304的最小负值，是根据置于鳍状物或其内的所欲的掺杂物浓度而建构，且其会依存于所欲的掺杂轮廓而会大幅变动。[0097]由于在等离子体掺杂制程300的沉积模式310与部分的暂态模式314的过程形成上述阻障层，来自高能量的己离子化的掺杂物种类的硅损伤大幅减少。其结果，将鳍状物高度的损失减轻至不会导致串联电阻的增加或晶体管效能降级的水准。所属技术领域中具有通常知识者应理解，为了达成所欲的结果，可能有此处叙述的制程相的其他组合。[0098]图4是一流程图，显示使用具有一偏压升降的一等离子体摻杂制程来形成淡掺杂漏极区的一例示的方法400的流程图。为了简洁，将可能在方法400的各种步骤之间进行的其他制造步骤予以省略。[0099]方法400始于一基底，其上表面为一半导体层，例如硅、锗或一III-V族化合物半导体。在后文，将这样的基底称为半导体基底。例如，上述半导体基底可以是块硅晶片、绝缘层上覆硅晶片、蓝宝石上覆硅及其类似者。方法400包含一步骤402,其将一半导体基底图形化，以形成一鳍状物。上述鳍状物垂直于上述基底的表面，例如标称直交于上述基底的表面，且上述鳍状物可以是矩形或梯形。在某些实施例中，上述鳍状物可在其上表面与侧壁具有圆化的角落。可使用各种千式蚀刻技术，例如反应式离子蚀刻或感应耦合等离子体蚀刻，来形成上述鳍状物。[0100]方法400持续进行步骤404，在上述鳍状物上形成一栅堆叠，上述栅堆叠具有一第一侧壁与一第二侧壁。上述栅堆叠的形成包含在上述鳍状物上形成一栅介电质，然后在上述栅介电质的上方形成一栅极。栅介电质的例子包含但不限于二氧化硅、氧氮化硅及高介电常数材料的一个或多个。上述栅极可包含各种金属与金属合金层的堆叠，或是复晶硅。[0101]方法400持续进行步骤406,形成邻接于上述第一侧壁的一第一侧壁水平间隔物以及邻接于上述第二侧壁的一第二侧壁水平间隔物。上述第一侧壁水平间隔物以及上述第二侧壁水平间隔物决定淡掺杂漏极区113接近通道区112的程度。[0102]方法400持续进行步骤408,在基底102上进行等离子体掺杂制程，以掺杂淡掺杂漏极区113。淡掺杂漏极区113是形成在对向的间隔物之间的鳍状物结构中。进行一等离子体掺杂制程，以形成淡掺杂漏极区113,并可使用任何适当的掺杂物种类。将上述制程分成三个分离的作业模式或相，每个作业模式或相具有不同的直流偏压304。这些相为:沉积模式31〇,其进行总剂量的大致10%;暂态模式314,其进行总剂量的10%至20%;以及一注入模式318,其进行总剂量的70%至80%。在每个模式，可根据前述的发明说明的细节，将基板偏压维持在一预定的标称的值或作升降。由于在等离子体掺杂制程300的沉积模式310的相与暂态模式314的相的过程形成上述阻障层，来自高能量的已离子化的掺杂物种类的硅损伤大幅减少。其结果，将鳍状物高度的损失减轻至不会导致串联电阻的增加或晶体管效能降级的水准。[0103]方法400持续进行步骤410,此时进行一热退火。此热退火制程可用来驱动并活化上述掺杂物。上述热退火可使用一快速加热程序的退火、尖峰退火、毫秒退火或激光退火。尖峰退火是在尖峰退火温度操作，操作的期间为秒的数量级。毫秒退火是在尖峰退火温度操作，操作的期间为毫秒的数量级。而激光退火是在尖峰退火温度操作，操作的期间为微秒的数量级。[0104]方法400持续进行步骤412，此时形成上述主间隔物。主间隔物125覆盖水平间隔物116,并亦可覆盖栅结构108的上表面。主间隔物125的形成，是使用一回蚀技术。例如，为了形成主间隔物125,先在基底的上方层积一毯覆式的主间隔物层，上述基底包含栅结构108，其中其上方具有一硬掩模120。然后，使用一回蚀制程，以移除部分的上述毯覆式的主间隔物层，并为了后续的鳍状物蚀刻制程，形成一开口并曝露淡掺杂漏极区113的一部分。留下来的毯覆式的主间隔物层则形成主间隔物I25。主间隔物125是以一介电材料制造，例如氧氮化硅SiON、氮化硅SiN或掺碳的氮化硅SiCN。与氮化硅或氧氮化硅比较，掺碳的氮化硅对于HsPO4与HF等的蚀刻剂具有相对较低的蚀刻速率。用于主间隔物125的沉积制程是等离子体增益化学气相沉积制程，但是亦可使用其他适当的沉积制程。在某些实施例中，每个水平间隔物116的宽度是在约5nm至约10nm的范围内。可进行一材料移除制程，例如为反应性离子蚀刻reactiveionetch;RIE制程或其他适当的制程，以移除已形成在硬掩模120的上方且在基底102上的表面的其他部分的上方的主间隔物125。水平间隔物116与主间隔物125是一起称为间隔物111。主间隔物125可包含一单层或多层的相同或不同材料。[0105]方法400持续进行步骤414,其中进行蚀刻上述鳍状物的曝露的部分，以形成一凹部，上述源极漏极区的至少一部分是置于上述凹部内。上述鳍状物的曝露的部分，是未被上述栅堆叠或间隔物覆盖的部分。因为上述栅堆叠或间隔物是作为蚀刻掩模，其保护上述鳍状物的位于其下的部分而免于被蚀刻。此蚀刻会持续进行到上述鳍状物的被蚀刻的部分凹下而低于邻接的隔离材料为止。此蚀刻程序亦可能在上述鳍状物的被蚀刻的部分凹下而低于邻接的隔离材料之前就停止。这个曝露的凹下的界面是作为后续外延成长材料的孕核之处。[0106]方法400持续进行步骤416,在上述凹下的界面上作材料的外延成长，以形成源极漏极区。上述外延成长的材料可以是硅基、锗基或任何其他的III-V族化合物半导体材料例如〇八8、11^、6?、611成八3及同类材料，且可以是通过一外延沉积部分蚀刻制程而形成。上述制程在凹部127内形成外延源极漏极区110D’与110S’。亦可临场或在沉积硅基材料之后，插入掺杂制程。掺杂的外延源极漏极区亦自对准于由对向的间隔物111所划定的开口。[0107]由于在等离子体掺杂制程300的沉积模式310与注入模式318的过程中形成初始的掺杂物阻障层，来自高能量的已离子化的掺杂物种类的离子轰击对于鳍状物的硅损伤大幅减少。其结果，将鳍状物高度的损失减轻至不会导致串联电阻的增加或晶体管效能降级的水准。[0108]在一实施例中，提供一种半导体装置的形成方法，用以形成具有共形的淡掺杂源极漏极区及减少鳍状物高度损失的半导体装置，包含:在一基底上形成多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面;在上述多个鳍状物的一第一鳍状物上形成一栅结构，上述栅结构具有一第一侧壁与对向的一第二侧壁;在上述第一侧壁上形成一第一水平间隔物，在上述第二侧壁上形成一第二水平间隔物;形成邻接于上述第一侧壁的一第一淡掺杂源极漏极区与邻接于上述第二侧壁的一第二淡掺杂源极漏极区，并以一多周期等离子体掺杂制程对上述多个鳍状物的每个鳍状物的上表面及侧表面作掺杂;对上述基底施加一直流偏压，历时一预定的周期数；以及进行一尖峰退火;其中上述直流偏压是以一标称不变的速率升降。[0109]在上述方法，上述基底例如是块娃bulksilicon或一绝缘层上覆桂SiliconOnInsulator的晶片。[0110]在上述方法，其中上述栅结构的形成的一例是包含:在上述鳍状物上形成一栅介电质；以及在上述栅介电质的上方形成一栅极。[0111]在上述方法，上述第一水平间隔物与上述第二水平间隔物的形成的一例是包含：沉积一水平间隔物材料，而使上述水平间隔物材料物理性地接触于上述第一侧壁及上述第二侧壁。[0112]在上述方法，上述尖峰退火的一例是其峰值在900°C至1200°C的温度范围。[0113]在上述方法，上述第一淡掺杂源极漏极区与上述第二淡掺杂源极漏极区的形成的一例是包含将至少一种掺杂物引入上述鳍状物。[0114]在上述方法的一例，上述标称不变的速率是预先决定的值。[0115]在上述方法的一例，上述直流偏压是在_0.5kV至-1.5kV之间升降。[0116]在上述方法的一例，上述多周期等离子体掺杂制程的每个周期的期间为Ws至200lis的范围。[0117]在另一实施例中，提供一种形成多个淡掺杂源极漏极区的方法，包含:接收一基底，其上具有多个鰭状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侦Ij表面，且上述多个鰭状物的至少一个鳍状物具有置于其上的一栅结构;将上述基底曝露于一多周期等离子体掺杂制程，上述多周期等离子体掺杂制程具有一射频等离子体功率与多个射频等离子体功率脉冲;对上述基底施加一直流偏压;将上述直流偏压维持在一标称不变的电压，历时一第一周期数;将上述直流偏压以一标称不变的速率升降，历时一第二周期数;以及将上述直流偏压维持在一标称不变的电压，历时一第三周期数。[0118]在上述方法，上述多个射频等离子体功率脉冲的每个射频等离子体功率脉冲的值的一例是在200瓦至1000瓦之间。[0119]在上述方法的一例，上述射频等离子体功率是以约5kHz的频率在一低值与一高值之间变动。[0120]在上述方法的一例，是在上述第一周期数的期间，将上述直流偏压维持在-〇.5kV的值的标称不变的电压。[0121]在上述方法的一例，是在上述第三周期数的期间，将上述直流偏压维持在-l.5kV的值的标称不变的电压。[0122]在上述方法的一例，上述多周期等离子体掺杂制程，是对上述多个鳍状物的每个鳍状物的每个侧表面部分，将掺杂物浓度增加到超过3X1019at〇ms原子数cm3，其中上述侧表面部分是由上述鰭状物的侧表面及从上述侧表面向上述鳍状物内延伸的深度所定义。[0123]在上述方法的一例，上述多个鳍状物的上表面上的硅损失小于2.3nm。[0124]在上述方法的一例，上述第一周期数、上述第二周期数与上述第三周期数为互异。t〇125]在上述方法的一例，上述第一周期数、上述第二周期数与上述第三周期数是预先决定的值。[0126]在又另一实施例中，提供一种形成多个淡掺杂源极漏极区的方法，包含:接收一基底，其上具有多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面，且上述多个鳍状物的至少一个鳍状物具有置于其上的一栅结构;将上述基底曝露于一多周期等离子体掺杂制程，历时一第一预定周期数;对上述基底施加一直流偏压;将上述直流偏压维持在一标称不变的电压，历时一第二预定周期数；以及将上述直流偏压以一标称不变的速率升降，历时一第三预定周期数。[0127]在上述方法的一例，将上述直流偏压维持在一标称不变的电压时，引入一第一掺杂物剂量；以及将上述直流偏压以一标称不变的速率升降时，引入一第二掺杂物剂量，上述第一掺杂物剂量与上述第二掺杂物剂量不同。[0128]前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本揭露。本技术领域中具有通常知识者应可理解，且可轻易地以本揭露为基础来设计或修饰其他制程及结构，并以此达到相同的目的及或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本揭露的发明精神与范围。在不背离本揭露的发明精神与范围的前提下，可对本揭露进行各种改变、置换或修改。

权利要求：1.一种半导体装置的形成方法，包含：在一基底上形成多个鳍状物，上述多个鳍状物的每个鳍状物各具有一上表面与一对对向的侧表面；在上述多个鳍状物的一第一鳍状物上形成一栅结构，该栅结构具有一第一侧壁与对向的一第二侧壁；在该第一侧壁上形成一第一水平间隔物，在该第二侧壁上形成一第二水平间隔物；形成邻接于该第一侧壁的一第一淡掺杂源极漏极区与邻接于该第二侧壁的一第二淡掺杂源极漏极区，并以一多周期等离子体掺杂制程对上述多个鳍状物的每个鳍状物的上表面及侧表面作掺杂；对该基底施加一直流偏压，历时一预定的周期数；以及进行一尖峰退火;其中该直流偏压是以一标称不变的速率升降。

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