申请/专利权人：中国地质大学(武汉)

申请日：2021-11-23

公开（公告）日：2023-06-02

公开（公告）号：CN114301580B

主分类号：H04L9/00

分类号：H04L9/00

优先权：

专利状态码：有效-授权

法律状态：2023.06.02#授权;2022.04.26#实质审查的生效;2022.04.08#公开

摘要：本发明提供了一种基于Duffing‑Vanderpol忆阻混沌振子的混沌同步电路，该混沌同步电路包括运算放大器U1、运算放大器U2、运算放大器U3、运算放大器U4、运算放大器U5、运算放大器U6、运算放大器U7、运算放大器U8、运算放大器U9、运算放大器U10、运算放大器U11、运算放大器U12、电容C1、电容C2、电容C3、电容C4、电容C5、乘法器A1、乘法器A2、乘法器A3、乘法器A4、乘法器A5、乘法器A6、乘法器A7、乘法器A8、外围电阻以及两个正弦信号源。本发明的有益效果是：通过将两个含有磁控忆阻器模型的Duffing‑Vanderpol忆阻混沌振子电路进行耦合，实现了两个混沌系统的同步。

主权项：1.一种基于Duffing-Vanderpol忆阻混沌振子的混沌同步电路，其特征在于：该混沌同步电路包括运算放大器U1、运算放大器U2、运算放大器U3、运算放大器U4、运算放大器U5、运算放大器U6、运算放大器U7、运算放大器U8、运算放大器U9、运算放大器U10、运算放大器U11、运算放大器U12、电容C1、电容C2、电容C3、电容C4、电容C5、乘法器A1、乘法器A2、乘法器A3、乘法器A4、乘法器A5、乘法器A6、乘法器A7、乘法器A8、外围电阻以及两个正弦信号源；其中，运算放大器U1的反相输入端分别连接电阻R1的一端、电阻R2的一端、电阻R3的一端、电阻R4的一端、电阻R5的一端和电阻R6的一端，电阻R1的另一端与乘法器A2的输出端相连，电阻R2的另一端与运算放大器U2的输出端相连，电阻R3的另一端与运算放大器U4的输出端相连，电阻R4的另一端与乘法器A3的输出端相连，电阻R5的另一端与正弦信号源V1的正极相连，电阻R6的另一端与运算放大器U1的输出端相连，运算放大器U1的正相输入端接地，运算放大器U1的输出端通过电阻R7与运算放大器U2的反相输入端相连；电阻R10与电容C1并联形成第一并联网络，所述第一并联网络的两端分别连接运算放大器U2的反相输入端和运算放大器U2的输出端；运算放大器U2的正相输入端通过电阻R11接地，运算放大器U2的输出端通过电阻R9与运算放大器U3的反相输入端相连，运算放大器U2的输出端还通过电阻R31与运算放大器U10的正相输入端相连；电阻R8的一端与运算放大器U3的反相输入端相连，电阻R8的另一端与运算放大器U3的输出端相连；运算放大器U3的正相输入端接地，运算放大器U3的输出端通过电阻R12与运算放大器U4的反相输入端相连；电阻R13与电容C2并联形成第二并联网络，所述第二并联网络的两端分别连接运算放大器U4的反相输入端和运算放大器U4的输出端，运算放大器U4的正相输入端通过电阻R14接地，运算放大器U4的输出端通过电阻R16与运算放大器U5的反相输入端相连；电阻R17的一端与运算放大器U5的反相输入端相连，电阻R17的另一端与运算放大器U5的输出端相连；运算放大器U5的正相输入端接地，运算放大器U5的输出端通过电阻R15与运算放大器U6的反相输入端相连；电阻R19与电容C3组成第三并联网络，所述第三并联网络的两端分别连接运算放大器U6的反相输入端和运算放大器U6的输出端，运算放大器U6的正相输入端通过电阻R18接地，运算放大器U6的输出端与乘法器A4的Y端口相连；乘法器A1的X端口和Y端口均与运算放大器U5的输出端相连，乘法器A1的输出端口与乘法器A2的Y端口相连；乘法器A2的X端口与运算放大器U3的输出端相连；乘法器A4的X端口和Y端口均与运算放大器U6的输出端相连，乘法器A4的输出端口与乘法器A3的X端口相连；乘法器A3的Y端口与运算放大器U5的输出端相连；运算放大器U7的反相输入端分别连接电阻R20的一端、电阻R21的一端、电阻R22的一端、电阻R23的一端和电阻R24的一端，电阻R20的另一端与乘法器A6的输出端相连，电阻R21的另一端与运算放大器U8的输出端相连，电阻R22的另一端通过电阻R35与运算放大器U11的反相输入端相连，电阻R22的另一端还与电阻R3的另一端连接，电阻R23的另一端与乘法器A7的输出端相连，电阻R24的另一端与正弦信号源V2的正极相连；电阻R25的两端分别与运算放大器U7的反相输入端和运算放大器U7的输出端相连，运算放大器U7的正相输入端接地，运算放大器U7的输出端通过电阻R26与运算放大器U8的反相输入端相连；电阻R28与电容C4并联形成第四并联网络，所述第四并联网络的两端分别连接运算放大器U8的反相输入端和运算放大器U8的输出端，运算放大器U8的正相输入端通过电阻R29接地，运算放大器U8的输出端通过电阻R27与运算放大器U9的反相输入端相连，运算放大器U8的输出端通过电阻R33与运算放大器U10的反相输入端相连；电阻R30的两端分别连接运算放大器U9的反相输入端和运算放大器U9的输出端，运算放大器U9的正相输入端接地，运算放大器U9的输出端与乘法器A6的X端口相连；电阻R36的两端分别连接运算放大器U11的反相输入端和运算放大器U11的输出端，运算放大器U11的正相输入端接地，运算放大器U11的输出端通过电阻R34与运算放大器U12的反相输入端相连；电阻R38与电容C5并联形成第五并联网络，所述第五并联网络的两端连接运算放大器U12的反相输入端和运算放大器U12的输出端，运算放大器U12的正相输入端通过电阻R37接地，运算放大器U12的输出端均与乘法器A8的X端口和Y端口相连；乘法器A5的X端口和Y端口均与运算放大器U11的输出端相连，乘法器A5的输出端口与乘法器A6的Y端口相连；乘法器A8的输出端口与乘法器A7的X端口相连；乘法器A7的Y端口与运算放大器U11的输出端相连；运算放大器U10的正相输入端通过电阻R32接地，运算放大器U10的输出端通过电阻R39与运算放大器U10的反相输入端相连。

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