申请/专利权人：南京濠暻通讯科技有限公司

申请日：2022-08-04

公开（公告）日：2023-10-10

公开（公告）号：CN115296676B

主分类号：H03M13/13

分类号：H03M13/13

优先权：

专利状态码：有效-授权

法律状态：2023.10.10#授权;2022.11.22#实质审查的生效;2022.11.04#公开

摘要：本发明公开了一种提升Polar译码LLR运算性能的方法，包括以下步骤：S101：将LLR原始值存入两个大小相同的RAM中，层数S存入ROM；S102：同时从两个RAM中读取LLR值，同时读取S值，同时同步进行L条径的LLR运算；S103：LLR运算，中间节点数据存取参照步骤S101；S104：PM运算、路径排序、路径选择和路径更新；S105：LLR计算路径序号通过二维数组方式分层更新；S106：LLR计算路径序号更新后输出；S107：LLR中间缓存根据路径号和下一轮的层数分层更新数据；S108：输出Mbit译码结果，开始下一轮LLR计算；从LLR运算并行度和运算中间数据的缓存控制方面来提升LLR的运算效率，从而提升polar译码器的性能。

主权项：1.一种提升Polar译码LLR运算性能的方法，其特征在于：一种提升Polar译码LLR运算性能的方法包括以下步骤：S101：将LLR原始值存入两个大小相同的RAM中，层数S存入ROM；S102：同时从两个RAM中读取LLR值，同时读取S值，同时同步进行L条径的LLR运算；S103：LLR运算，中间节点数据存取参照步骤S101；S104：PM运算、路径排序、路径选择和路径更新；S105：LLR计算路径序号通过二维数组方式分层更新；S106：LLR计算路径序号更新后输出；S107：LLR中间缓存根据路径号和下一轮的层数分层更新数据；S108：输出Mbit译码结果，开始下一轮LLR计算；在步骤S101中：将母码长度为N的序列的LLR原始值串行存入两个大小相同的RAM中，LLR0到LLRN2-1存入第一个RAM中，LLRN2到LLRN-1存入第二个RAM中；选择B并行度进行存储，此时，存储的宽度为B个LLR的位宽之和，深度为同时树形结构的层号S存入ROM中不再变化；在步骤S104中：进行PM计算、路径排序、路径选择和路径更新，具体包括以下步骤：步骤S201：设置共L条路径同时同步进行LLR运算，每条路径使用2个RAM缓存中间各层计算数据，每个RAM的宽度为B个LLR的位宽之和，深度为一直存到log2M+3层的计算结果；步骤S202：层号的最大值为Smax＝log2N，计算从第Smax层开始，一直计算到第log2M+1层，第Smax层同时读取步骤S101中的两个RAM，读地址相同，并将计算结果存储在两个RAM的前个地址，第一个RAM存储前个值，第二个RAM存储后个值；步骤S203：计算第Smax-1层，同时读取第Smax层两个计算结果RAM，地址相同，并将计算结果存储在两个RAM的到个地址中，第一个RAM存储前个值，第二个RAM存储后个值；后面依此类推；步骤S204：第log2M+2层和第log2M+1层计算结果存入到寄存器中，一个时钟周期完成计算，第log2M+1层计算结果为本轮译码比特，送往后级进行后级运算处理。

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权利要求：

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