申请/专利权人：深圳智微电子科技有限公司

申请日：2023-07-10

公开（公告）日：2023-10-13

公开（公告）号：CN116879716A

主分类号：G01R31/28

分类号：G01R31/28;G06F1/08;G06F1/12

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.11.17#实质审查的生效;2023.10.13#公开

摘要：本发明涉及一种基于DFT设计的OCC架构，属于芯片设计DFT设计中OCC领域，一种基于DFT设计的OCC架构，包括有时钟使能单元、时钟选择单元和时钟门控单元；时钟选择用于选择输出时钟类型，时钟使能单元控制生成时钟使能信号，时钟门控根据时钟类型和时钟使能信号输出时钟控制信号。在时钟使能单元中使用了两个寄存器组和一个寄存器阵列，在实现原有OCC架构功能的基础上，相比现有技术，减少了逻辑单元的使用面积，降低了OCC架构的逻辑复杂程度，降低了OCC处理信号的开销。

主权项：1.一种基于DFT设计的OCC架构，包括有时钟使能单元、时钟选择单元和时钟门控单元，其特征在于，所述时钟使能单元包括：反相器、第一寄存器组、第二寄存器组和寄存器阵列；所述反相器的输入为脉冲输入信号，输出与第一寄存器组的输入连接；所述第一寄存器组用于对取反信号进行同步处理输出同步信号；所述第二寄存器组的输入为同步信号，用于对同步信号进行拍打处理输出多个拍打信号；所述多个拍打信号分别与同步信号进行第一逻辑处理得到多个第一逻辑信号；所述寄存器阵列输入为扫描链输入信号，寄存器阵列最后一个寄存器输出信号作为扫描时钟信号，其他寄存器的输出信号作为第二逻辑信号；所述多个第一逻辑信号、扫描时钟信号和第二逻辑信号进行综合逻辑处理输出时钟使能信号，扫描时钟信号输入到下降沿触发寄存器中输出扫描链输出信号；所述时钟选择单元输出时钟类型；所述时钟门控单元输入为时钟使能信号和时钟类型，输出为时钟控制信号；第一寄存器组、第二寄存器组为高速时钟驱动；寄存器阵列为低速时钟驱动。

全文数据：

权利要求：

百度查询： 深圳智微电子科技有限公司 一种基于DFT设计的OCC架构

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