申请/专利权人：灿芯半导体(上海)股份有限公司

申请日：2020-08-27

公开（公告）日：2023-11-21

公开（公告）号：CN112073059B

主分类号：H03L7/08

分类号：H03L7/08;H03L7/081

优先权：

专利状态码：有效-授权

法律状态：2023.11.21#授权;2020.12.29#实质审查的生效;2020.12.11#公开

摘要：本发明公开了一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围的模拟自起动电路；在所述模拟自起动电路稳定后，用于判断延迟是在12Tclk内还是在12Tclk和1Tclk之间的假锁保护电路。本发明不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。

主权项：1.一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，其特征在于，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路；以及在所述模拟自起动电路稳定后，用于判断延迟是在12Tclk内还是在12Tclk和1Tclk之间的假锁保护电路；所述PD的一个输入端接入0度相位的时钟信号CK0，另一个输入端连接所述VCDL的输出端，两个输出端连接所述CP的两个输入端；所述VCDL的输入端接入0度相位的时钟信号CK0，所述VCDL的输出端输出360度相位的时钟信号CK360；所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端；所述LPF的输出端输出VCTRL信号给所述VCDL的控制端；所述模拟自起动电路的输入端接入外部控制电压信号，输出端连接所述LPF的输入端；所述假锁保护电路的两个输入端分别接入0度相位的时钟信号CK0和所述VCDL的输出360度相位的时钟信号CK360；所述假锁保护电路的控制端接入所述CP的延迟锁相环的开环启用信号；所述假锁保护电路的输出端输出DLL的电压控制延迟线的下拉信号给一个NMOS管的栅极，该NMOS管的源极接地，漏极连接所述CP的输出端。

全文数据：

权利要求：

百度查询： 灿芯半导体(上海)股份有限公司 一种DLL电路

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