申请/专利权人：中国人民武装警察部队海警学院

申请日：2020-01-08

公开（公告）日：2023-11-24

公开（公告）号：CN111241770B

主分类号：G06F30/39

分类号：G06F30/39

优先权：

专利状态码：有效-授权

法律状态：2023.11.24#授权;2020.10.27#实质审查的生效;2020.06.05#公开

摘要：本发明公开了一种针对抗辐射触发器的SET抑制电路，包括二输入异或门、二输入或非门、单输入延时反相器、双输入延时反相器和三输入延时反相器，单输入延时反相器包括延时链、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，双输入延时反相器包括第一反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，三输入延时反相器包括第二反相器、第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；优点是采用简单的电路结构实现对的抑制，占用面积少，时序开销小仅10％左右，可以减少集成电路的功耗、面积开销和总输出延时。

主权项：1.一种针对抗辐射触发器的SET抑制电路，其特征在于包括二输入异或门、二输入或非门、单输入延时反相器、双输入延时反相器和三输入延时反相器，所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的二输入或非门具有第一输入端、第二输入端和输出端，所述的单输入延时反相器具有输入端和输出端，所述的双输入延时反相器具有第一输入端、第二输入端和输出端，所述的三输入延时反相器具有第一输入端、第二输入端、第三输入端和输出端；所述的二输入异或门的第一输入端为所述的SET抑制电路的第一输入端，所述的二输入异或门的第二输入端、所述的单输入延时反相器的输入端和所述的二输入或非门的第二输入端连接，所述的二输入异或门的输出端和三输入延时反相器的第一输入端连接，所述的三输入延时反相器的第二输入端为所述的SET抑制电路的第三输入端，所述的三输入延时反相器的第三输入端、所述的二输入或非门的输出端和所述的双输入延时反相器的第二输入端连接，所述的三输入延时反相器的输出端和所述的双输入延时反相器的第一输入端连接，所述的双输入延时反相器的输出端为所述的SET抑制电路的输出端，所述的单输入延时反相器的输出端和所述的二输入异或门的第一输入端连接；所述的单输入延时反相器包括延时链、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的延时链包括2k+1个反相器，k为大于等于0的整数，当k＝0时，第1个反相器的输入端为所述的延时链的输入端，第1个反相器的输出端为所述的延时链的输出端，当k＞0时，第1个反相器的输入端为所述的延时链的输入端，第j个反相器的输出端和第j+1个反相器的输入端连接，j＝1,2，…，2k，第2k+1个反相器的输出端为所述的延时链的输出端；所述的延时链的输入端、所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的单输入延时反相器的输入端，所述的延时链的输出端、所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的单输入延时反相器的输出端，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极接地；所述的双输入延时反相器包括第一反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述的第一反相器具有输入端和输出端，所述的第一反相器的输入端和所述的第三NMOS管的栅极连接且其连接端为所述的双输入延时反相器的第一输入端，所述的第一反相器的输出端和所述的第四PMOS管的栅极连接，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的双输入延时反相器的第二输入端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的源极和所述的第三NMOS管的漏极连接且其连接端为所述的双输入延时反相器的输出端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极接地；所述的三输入延时反相器包括第二反相器、第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管，所述的第二反相器具有输入端和输出端，所述的第五PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的三输入延时反相器的第三输入端，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的三输入延时反相器的第一输入端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第七PMOS管的栅极和所述的第二反相器的输出端连接，所述的第二反相器的输入端和所述的第五NMOS管的栅极连接且其连接端为所述的三输入延时反相器的第二输入端，所述的第七PMOS管的源极和所述的第五NMOS管的漏极连接且其连接端为所述的三输入延时反相器的输出端，所述的第五NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；将所述的SET抑制电路的第一输入端与触发器的主锁存器中的一个存储节点N1相连，第二输入端与触发器的数据输入端相连，第三输入端接入时钟信号CLK，输出端则与触发器的时钟端连接；当全局时钟CLK为从“1”跳变为“0”时，触发器进入透明状态，当全局时钟CLK由“0”跳变为“1”时，触发器进入采样状态，此时只有当触发器的数据输入端接入的输入数据与触发器存储的数据不同时，触发器才进行数据采样，当触发器存储节点N1的数据为“0”，触发器数据输入端产生了一个正SET脉冲，且CLK为低，触发器处于透明状态，此时由于单输入延时反相器的延时作用，在或非门后会产生一个负的短脉冲，这样导致三输入延时反相器的第一输入端也产一个负的短脉冲，从而在三输入延时反相器的输出端处产生一个正的短脉冲CP，将触发器的透明状态关断，防止因SET的产生的错误在时钟上升沿到来时被采样，从而抑制了因SET产生的SEU错误。

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百度查询： 中国人民武装警察部队海警学院 一种针对辐射环境下触发器的低功耗SET抑制电路

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