申请/专利权人：美光科技公司

申请日：2017-08-09

公开（公告）日：2024-01-23

公开（公告）号：CN109643990B

主分类号：H03K5/00

分类号：H03K5/00;H03B19/10;H03B19/14

优先权：["20160823 US 15/245,038"]

专利状态码：有效-授权

法律状态：2024.01.23#授权;2019.05.10#实质审查的生效;2019.04.16#公开

摘要：提供用于四相时钟信号发生器的设备。实例设备包含第一延迟电路，其被配置成接收第一输入时钟信号，从而生成第一经延迟时钟信号。提供第一相位混频器，其通信地耦合到所述第一延迟电路并且被配置成在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号。所述第一相位混频器然后可以至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而在第一输出节点处生成第一输出时钟信号。

主权项：1.一种设备，其包括：第一延迟电路，其被配置成接收第一输入时钟信号并生成第一经延迟时钟信号，其中所述第一延迟电路被配置成至少部分地基于所述第一输入时钟信号的周期调整所述第一延迟电路的延迟；以及第一相位混频器，其耦合到所述第一延迟电路并且被配置成：在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号，其中所述第二输入时钟信号与所述第一输入时钟信号互补，并且至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而在第一输出节点处生成第一输出时钟信号。

全文数据：用于瞬时启动四相信号发生器的设备和方法背景技术周期性信号被用于各种应用和装置中。时钟信号是一种用于为各种操作和命令建立信号定时的周期性信号。例如，在一些如同步动态随机存取存储器SDRAM等存储器装置中，可以相对于各种时钟信号同步读取和写入数据信号。例如，通常基于读数据选通信号从存储器装置中检索读数据。可以基于写数据选通信号将写数据锁存在存储器装置中。用于读取、写入和其它操作的信号及其彼此之间的关系通常与内部和或外部时钟信号同步并且基于所述内部和或外部时钟信号。例如，一种类型的常规四相设计利用具有多个可调延迟线或模拟单元的锁相环PLL。然而，这些常规设计需要跨越多个时钟周期的长初始化时间，并且需要高功耗。而且，许多常规设计采用时钟分频器。当使用分频时钟时，如果每个多相输出信号的相位与前一个相位的相位偏移为90度例如，0度、90度、180度和270度，则每个多相输出时钟信号为输入时钟频率的一半，并且每个多相输出时钟信号的周期是原始输入时钟周期的两倍。发明内容根据一个方面，一种设备包括第一延迟电路，其被配置成接收第一输入时钟信号并生成第一经延迟时钟信号。第一相位混频器耦合到所述第一延迟电路并且被配置成：在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号，并且至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而在第一输出节点处生成第一输出时钟信号。根据另一方面，至少一个延迟电路被配置成生成至少第一经延迟时钟信号、延迟量小于第一经延迟时钟信号的第二经延迟时钟信号、第三经延迟时钟信号以及第四经延迟时钟信号。至少一个相位混频器耦合到所述至少一个延迟电路，其中所述至少一个相位混频器被配置成：至少部分地响应于所述第一经延迟时钟信号和第二输入时钟信号的混合而生成第一输出时钟信号，并且至少部分地响应于混合所述第三经延迟时钟信号和第一输入时钟信号而生成第二输出时钟信号。根据又另一方面，一种设备包括第一延迟电路，其被配置成接收第一输入时钟信号并生成第一经延迟时钟信号，其中所述第一延迟电路被进一步配置成调整延迟。第一相位混频器通信地耦合到所述第一延迟电路并且被配置成：在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号，在第一输出节点处生成第一输出时钟信号，其中所述第一输出时钟信号是至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而产生的。附图说明可以通过参考说明书的其余部分和附图实现对特定实施例的本质和优点的进一步理解，其中相同的附图标记用于指代类似的部件。在一些情况下，子标签与附图标记相关联以表示多个类似部件中的一个。当在没有对现有子标签进行说明的情况下提到附图标记时，其旨在指代所有此些多个类似部件。图1是根据各个实施例的四相发生器的示意性框图。图2A是根据各个实施例的单输入四相发生器的示意图。图2B是根据各个实施例的双输入四相发生器的示意图。图3是根据各个实施例的四相发生器的各种信号的时序图。图4是根据各个实施例的四相发生器的实施方式的电路图。图5是根据各个实施例的周期为1000皮秒的时钟信号的四相发生器的时序图。图6是根据各个实施例的可调四相发生器的示意性框图。图7A是根据各个实施例的单输入可调四相发生器的示意图。图7B是根据各个实施例的双输入可调四相发生器的示意图。图8是根据各个实施例的存储器系统的框图。具体实施方式以下详细描述进一步详细说明了一些示范性实施例，以使本领域技术人员能够实践此些实施例。所描述的实例出于说明性目的提供并且不旨在限制本发明的范围。在以下描述中，出于解释的目的，阐述了许多具体细节以提供对所描述的实施例的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节中的一些具体细节的情况下实践本发明的其它实施例。本文描述了若干实施例，并且虽然各种特征归于不同的实施例，但是应当理解，关于一个实施例描述的特征也可以与其它实施例合并。然而，出于同样的原因，任何所描述的实施例的单个特征或多个特征都不应被认为是本发明的每个实施例必不可少的，因为本发明的其它实施例可以省略此些特征。除非另有说明，否则本文中用于表示数量、尺寸等的所有数字应理解为在所有情况下均由术语“约”修饰。在本申请中，除非另外特别说明，否则单数的使用包含复数，并且除非另有说明，否则使用术语“和”和“或”表示“和或”。此外，术语“包含including”以及如“包含includes”和“包含included”等其它形式的使用应被视为非排他性的。此外，除非另外特别说明，否则如“元件”或“部件”等术语涵盖包括一个单元的元件和部件以及包括多于一个单元的元件和部件两者。图1示出了根据各个实施例的四相发生器100的示意性框图。四相发生器100可以接收输入时钟信号CLK和互补输入时钟信号CLKF。例如，在一些实施例中，CLKF信号可以与CLK信号相反。CLK信号可以输入到第一延迟电路105，并且CLKF信号可以输入到第二延迟电路110。第一延迟电路105可以输出经延迟时钟信号CLKD，并且第二延迟电路110可以输出经延迟互补时钟信号CLKDF。在一些实施例中，CLKDF信号可以与CLKD信号相反。在各个实施例中，第一延迟电路105和第二延迟电路110可以是延迟电路，如但不限于模拟或数字延迟线、一系列一或多个延迟元件、循环缓冲器、反相器、缓冲器或其它合适的延迟电路和部件。第一延迟电路105和第二延迟电路110可以各自被配置成将Δt延迟引入到输入信号。一般而言，延迟的确切值Δt对操作并不重要。然而，当选择Δt使得CLKD信号的上升沿与CLKF信号的上升沿相位更接近时，并且相应地，随着CLKDF信号的下降沿与CLK信号的下降沿在相位上更接近时，四相发生器100的精度和性能可能增加。因此，在一些实施例中，Δt可以被选择为大于CLK信号周期的14，但是小于CLK信号的一个完整周期。在一些另外的实施例中，Δt可以是第一延迟电路105和第二延迟电路110的静态值。在此些布置中，对于期望的CLK频率范围，Δt可以被选择成落入CLK周期的14和小于CLK的一个完整周期的范围内。在其它实施例中，如将在以下关于图6和7中进一步详细讨论的，Δt可以是可调整的。第一延迟电路105和第二延迟电路110可以进一步包含抽头，可以从所述抽头读取部分经延迟信号。在一些实施例中，第一延迟电路105和第二延迟电路110可以各自包含输出具有Δt2延迟的信号的相应抽头。例如，第一延迟电路105可以输出通过将CLK信号延迟Δt延迟而产生的CLKD信号，并且在抽头处输出通过将CLK信号延迟Δt2半延迟而产生的半延迟时钟信号。类似地，第二延迟电路110可以类似地通过将CLKF信号延迟Δt延迟来输出CLKDF信号，并且在抽头处输出通过将CLKF信号延迟Δt2半延迟而产生的半延迟互补时钟信号。在一些实施例中，第一延迟电路105和第二延迟电路110可以具有相同的延迟Δt。在另一组实施例中，第一延迟电路105和第二延迟电路110中的每一个可以分别包含具有四个单独延迟元件的延迟线；每个单独的延迟元件可以引入Δt4延迟。在此实例配置中，所述抽头可以放置在2个单独的延迟元件之后，从而分别抽取半延迟时钟或互补时钟信号。因此，可以将第一延迟电路105和第二延迟电路110的包含半延迟信号的抽头输出的输出提供给输出块135。输出块135可以包含第一相位混频器115、第二相位混频器120、第一缓冲器125和第二缓冲器130。第一延迟电路105的输出CLKD可以作为第一输入提供给第一相位混频器115。可以将CLKF信号提供给第一相位混频器115的第二输入。第一相位混频器115可以被配置成组合第一输入和第二输入以生成输出时钟信号。例如，在一些实施例中，组合可以包含但不限于加法混合，其中输出时钟信号的电压电平是第一输入和第二输入处的信号的电压之和。在其它实施例中，组合可以包含但不限于乘法混合或任何其它合适的混合技术。如所描绘的，在一些实施例中，可以在第一输入处接收CLKD信号，并且可以在第二输入处接收CLKF信号，并且组合所述CLKF信号以生成90度相位输出时钟信号CK90。在各个实施例中，第一相位混频器115可以在产生输出时均等加权第一输入和第二输入。在其它实施例中，可以将不同的加权应用于第一输入和第二输入。类似地，第二延迟电路110的输出CLKDF可以作为第一输入提供给第二相位混频器120。可以将CLK信号提供给第二相位混频器12的第二输入。与第一相位混频器115类似，第二相位混频器120可以被配置成组合第一输入和第二输入以生成输出时钟信号。如所描绘的，在一些实施例中，可以在第一输入处接收CLKDF信号，并且可以在第二输入处接收CLK信号，并且组合所述CLK信号以生成270度相位输出时钟信号CK270。在各个实施例中，第二相位混频器120可以在产生输出时均等加权第一输入和第二输入。在其它实施例中，可以将不同的加权应用于第一输入和第二输入。因此，第一相位混频器115和第二相位混频器120可以包含但不限于加法混频器、频率混频器、相位检测器或其它合适部件的任何组合。从第一延迟电路105抽取的半延迟时钟信号可以作为输入提供给第一缓冲器125。类似地，从第二延迟电路110抽取的半延迟互补时钟信号可以作为输入提供给第二缓冲器130。在各个实施例中，第一相位混频器115和第二相位混频器120可以各自具有传播延迟tp。因此，第一缓冲器125和第二缓冲器130可以被配置成提供与第一相位混频器115和第二相位混频器120的传播延迟tp匹配的传播延迟。在其它实施例中，可以使用更少或额外的缓冲器来匹配输出时钟信号中的每一个上的延迟。因此，在所描绘的实施例中，如由第一缓冲器125延迟的半延迟时钟信号可以作为0度相位输出时钟信号CK0输出。类似地，如由第二缓冲器130延迟的半延迟互补时钟信号可以作为180度相位输出时钟信号CK180输出。因此，0度相位、90度相位、180度相位和270度相位可以分别指输出时钟信号CK0、CK90、CK180与CK270之间的正交相位关系。因此，四相发生器100提供生成正交时钟信号以14周期或90度分隔相位的架构，所述正交时钟信号具有在宽操作带宽上的输入时钟信号CLK的全频率，并且具有不大于输入时钟信号CLK的1或2个时钟周期的最小初始化时间。下面将关于图3-5更详细地描述四相发生器100的操作。图2A和2B是四相发生器200A、200B的两个不同实施例的高级框图。在一些实施例中，图2A所示的四相发生器200A可以具有用于接收输入时钟信号CLK的单个输入205。然后，四相发生器200A可以基于CLK信号在内部产生互补输入时钟信号CLKF。例如，在一些实施例中，四相发生器200A可以进一步包含分相器电路，所述分相器电路被配置成从CLK信号生成CLKF信号。四相发生器200A可以以其它方式包含类似的元件，并且被同样布置为类似于上面关于图1描述的四相发生器100。在替代性的一组实施例中，如图2B所示的四相发生器200B可以包含第一输入210和第二输入215。因此，在输入时钟信号CLK和互补输入时钟信号CLKF都可用的实施例中，可以使用四相发生器200B。例如，在一些实施例中，第一输入210可以被配置成接收CLK，并且第二输入215可以被配置成接收CLKF。四相发生器200B可以包含与上面在图1中描述的四相发生器100布置类似的类似元件。图3示出了根据各个实施例的示意性地表示由四相发生器100图1使用和输出的各种波形的时序图300。时序图300包含输入时钟信号CLK305、经延迟时钟信号CLKD310、互补输入时钟信号CLKF315、经延迟互补时钟信号CLKDF320、0度相位输出时钟信号CK0325、180度相位输出时钟信号CK180330、90度相位输出时钟信号CK90335和270度相位输出时钟信号CK270340。如上所述，关于图1，CLK305和CLKD310偏移Δt。CLKD310以虚线描绘。如前所述，在一些实施例中，CLKD310可以是由第一延迟电路105延迟的CLK305。类似地，CLKF315和CLKDF320也偏移Δt。CLKDF320以虚线描绘。参照图1，在一些实施例中，CLKDF320可以是由第二延迟电路110延迟的CLKF315。继续图1的实例，在各个实施例中，CK0325由半延迟输入时钟信号产生，所述半延迟输入时钟信号在CLK305被延迟Δt2的点处取自第一延迟电路105的抽头，所述Δt2是延迟Δt的一半。来自抽头的输出通过缓冲器以匹配由相应的相位混频器引入的传播延迟tp。因此，如所描绘的，CK0325的第一上升沿从CLK305的第一上升沿延迟了Δt2+tp。类似地，在各个实施例中，CK180330由半延迟输入时钟信号产生，所述半延迟输入时钟信号在CLKF315被延迟Δt2的点处取自第二延迟电路110的抽头，所述Δt2是延迟Δt的一半。来自抽头的输出通过缓冲器以匹配由相应的相位混频器引入的传播延迟tp。因此，如所描绘的，CK180330的第一下降沿从CLKF315的第一下降沿延迟Δt2+tp。CK90335可以由组合输入CLKD310和CLKF315的第一相位混频器输出。在各个实施例中，如所描绘的，CLK305可以具有周期tCK。因此，CLKD310的第一上升沿和CLKF315的第一上升沿可以偏移时钟信号的周期的一半tCK2减去CLKD310的延迟Δt。因此，CLKD310和CLKF315的上升沿之间的偏移可以是tCK2-Δt。在所描绘的实施例中，当由相位混频器组合时，如由从CLKD310的上升沿到CLKF315的上升沿的箭头345所描绘的，CLKD310和CLKF315的上升沿之间的中点对应于CK90335的上升沿加上混合过程的传播延迟tp。在此实例中，至少部分地基于相位混频器对CLKD310和CLKF315的均等加权，CK90335的上升沿可以对应于CLKD310和CLKF315的上升沿之间的中点。CLKD310和CLKF315的上升沿之间的中点在CLKF315的上升沿之前或在CLKD310的上升沿之后的tCK4-Δt2处发生。反过来，CK90335的上升沿在CLKD310和CLKF315的上升沿之间的中点之后被延迟tp。鉴于这种关系，CK90335的上升沿是四分之一周期tCK4，晚于CK0325的上升沿。类似地，CK270340可以由组合输入CLK305和CLKDF320的第二相位混频器输出。因此，CLKDF320和CLK305的下降沿可以偏移时钟信号的周期的一半tCK2减去CLKDF320与CLKF315之间的延迟Δt。因此，下降沿CLK305和CLKDF320之间的偏移可以是tCK2-Δt。当由第二相位混频器组合时，如由从CLKDF320的下降沿到CLK305的下降沿的箭头350所描绘的，CLKDF320和CLK305的下降沿之间的中点对应于CK270340的下降沿加上相位混频器的传播延迟tp。在此实例中，至少部分地由于输入的均等加权，CK270340的下降沿可以对应于CLKDF320和CLK305的下降沿之间的中点。因此，如关于CK270340所示，下降沿是四分之一周期tCK4，晚于CK180330的下降沿。应当理解，波形CLK305、CLKD310、CLKF315、CLKDF320、CK0325、CK90330、CK180335和CK270340被描绘为方波，以便简化对各种波形之间的关系的概念性理解。应理解，在实际操作中，上述波形中的每一个可以在低状态与高状态之间具有更平缓的过渡。图4示出了根据各个实施例的四相发生器400的电路实施方式。四相发生器400可以包含输入时钟信号CLK、互补输入时钟信号CLKF、第一延迟电路405、第二延迟电路420、第一相位混频器410、第二相位混频器425和延迟匹配块430。第一延迟电路405可以包含输出半延迟输入时钟信号Phmid0的抽头。类似地，第二延迟电路420还可以包含输出半延迟互补输入时钟信号Phmid180的抽头。半延迟时钟信号Phmid0和Phmid180可以进而作为输入提供给延迟匹配块430。在一些实施例中，关于图1，延迟匹配块430可以包含第一缓冲器125和第二缓冲器130。还与图1相比，在一些实施例中，可以在第一延迟电路405和第二延迟电路420之前提供反相器。相应地，还可以在第一相位混频器410、第二相位混频器425和延迟匹配块430的输出处提供反相器。在其它实施例中，如图1所描绘的，可以排除这些反相器。第一相位混频器410可以进一步包含第一输入InE和第二输入InO，所述第一输入具有耦合到第一受控反相器的输入的第一输入线412，所述第二输入具有耦合到第二受控反相器的输入的第二输入线414。第一相位混频器410可以进一步包含控制信号输入QFine和互补控制信号输入QFineF，所述控制信号输入被配置成向第一受控反相器提供控制信号，所述互补控制信号输入被配置成向第二受控反相器提供互补控制信号。第一受控反相器的输出可以经由第一输出线416耦合到公共输出节点。第二受控反相器的输出可以经由第二输出线418耦合到公共输出节点。因此，CLKD和CLKF可以由第一相位混频器410的受控反相器驱动到公共输出节点，以产生输出时钟信号CK90。以这种方式，CK90可以是如由第一相位混频器410组合或混合的CLKD和CLKF的组合。类似地，第二相位混频器425可以包含第一输入InE和第二输入InO，所述第一输入具有耦合到第一受控反相器的输入的第一输入线422，所述第二输入具有耦合到第二受控反相器的输入的第二输入线424。第二相位混频器425可以进一步包含控制信号输入QFine和互补控制信号输入QFineF，所述控制信号输入被配置成向第一受控反相器提供控制信号，所述互补控制信号输入被配置成向第二受控反相器提供互补控制信号。第一受控反相器的输出可以经由第一输出线426耦合到公共输出节点。第二受控反相器的输出可以经由第二输出线428耦合到公共输出节点。因此，CLKDF和CLK可以由第二相位混频器425的受控反相器驱动到公共输出节点，以产生输出时钟信号CK270。以这种方式，可以通过在第二相位混频器425的公共输出节点处混合CLKDF和CLK来生成CK270。延迟匹配块430可以包含第一受控反相器432和第二受控反相器434，所述第一受控反相器在其输入处接收半延迟输入时钟信号Phmid0，所述第二受控反相器在其输入处接收半延迟互补输入时钟信号Phmid180。在各个实施例中，第一受控反相器432可以基于Phmid0信号生成CK0信号，并且第二受控反相器434可以基于Phmid180信号生成CK180信号。第一受控反相器432和第二受控反相器434可以由控制信号NBTI控制。在一些实施例中，NBTI信号可以是使能信号。在一些另外的实施例中，NBTI信号可以是用于减轻负偏置温度不稳定性的控制信号。例如，在一些情况下，NBTI信号可以用于激活或去激活延迟匹配块430的第一受控反相器432和第二受控反相器434以及第一相位混频器410和第二相位混频器425，以使由各种元件经受的阈值电压降级均匀。根据各个实施例，输入时钟信号可以被提供给第一延迟电路405，并且互补输入时钟信号可以被提供给第二延迟电路420。第一延迟电路405可以包含一或多个反相器，每个反相器通过传播延迟来延迟输入时钟信号。在一组实施例中，如所描绘的，第一延迟电路405可以包含四个反相器，每个反相器具有Δt4传播延迟。在其它实施例中，第一延迟电路405可以是可调延迟电路，所述可调延迟电路可以允许基于输入时钟信号CLK的频率调整延迟Δt。例如，可以基于CLK的周期将Δt调整为处于CLK的周期的14到CLK的一个完整周期的范围内。在各个实施例中，第一延迟电路405和第二延迟电路410可以是延迟电路，如但不限于模拟或数字延迟线、一系列一或多个延迟元件、循环缓冲器、反相器、缓冲器或其它合适的延迟电路和部件。第一延迟电路405和第二延迟电路410因此可以被配置成将Δt延迟引入到输入信号。可以经由第一延迟电路405和第二延迟电路410中的每个中的抽头提供半延迟时钟信号输出。来自第一延迟电路405的抽头可以提供半延迟输入时钟信号Phmid0，而来自第二延迟电路410的抽头可以提供半延迟互补输入时钟信号Phmid180。如上所述，第一延迟电路405可以进一步向第一相位混频器410的第一输入InE提供经延迟时钟信号CLKD。第一相位混频器410还可以在第二输入InO处接收尚未被延迟的互补输入时钟信号CLKF。在各个实施例中，输入路径、第一输入线412和第二输入线414以及输出线、第一输出线416和第二输出线418可以匹配InE和InO时钟路径的路径长度和延迟。因此，第一相位混频器410可以被配置成具有传播延迟tp。这种配置可以在第二相位混频器425中成镜像。例如，第二相位混频器425可以在其第一输入InE处接收输入时钟信号CLK。第二输入InO可以接收经延迟互补输入时钟信号CLKDF。在各个实施例中，时钟信号中的每一个的输入路径、第一输入线422、第二输入线424以及输出线、第一输出线426和第二输出线428可以被匹配成使得第二相位混频器425还具有传播延迟tp。类似地，可以将来自第一延迟电路405和第二延迟电路410的抽头的半延迟时钟信号提供给延迟匹配块430。第一受控反相器432和第二受控反相器434可以进而被配置成具有与第一相位混频器410和第二相位混频器425的传播延迟匹配的传播延迟tp。控制信号QFine可以被配置成调整第一相位混频器410和第二相位混频器425的受控反相器的驱动强度。如前所述，控制信号NBTI可以被配置为使能信号。例如，当NBTI低时，可以禁用QFine，从而去激活第一相位混频器410和第二相位混频器425的受控反相器。类似地，NBTI还可以去激活延迟匹配块430的受控反相器432、434。在各个实施例中，QFine可以被配置成调整第一相位混频器410和第二相位混频器425的受控反相器的驱动强度。在一些实施例中，QFine可以用于调整第一相位混频器410和第二相位混频器425的相应InO和InE上的时钟信号的相位差。例如，QFine可以用于调整第一相位混频器410的CLKD与CLKF之间以及第二相位混频器425的CLK与CLKDF之间的相位差。一般而言，当InO和InE上的输入信号在相位上更靠近在一起时，第一相位混频器410和第二相位混频器425提供与输出CK0和CK180相关的更准确的输出信号。在各个实施例中，精度可以指减少信号之间的相位误差。当存在较大的相位差时，通过调整第一相位混频器410的操作，例如，通过相应地调整受控反相器的驱动强度，可以减小输出时钟信号CK90、CK270之间的相位误差。在一组实施例中，第一相位混频器410和第二相位混频器425的受控反相器的驱动强度可以对于较大的相位差增加，并且对于较小的相位差减小。在其它实施例中，这种关系可以颠倒。因此，本领域技术人员将理解，尽管所描绘的实施例提供具有6位的QFine信号，但在其它实施例中，QFine可以具有更多或更少位。附加位可以允许具有较大相位差的信号的混合。通常，分配给QFine的位数对应于可以控制第一相位混频器410和第二相位混频器425的驱动强度的粒度。图5示出了周期为1000ps的具有输入时钟信号CLK的四相发生器的时序图500。在此实例中，Δt可以被选择成使得对于给定的Δt，1000ps的周期处于四相发生器的工作频带的上限。时序图500可以包含针对输入时钟信号CLK510、互补输入时钟信号CLKF505、0度相位输出时钟信号CK0520、90度相位输出时钟信号CK90525、180度相位输出时钟信号CK180530和270度相位输出时钟信号CK270535的波形。如所描绘的，四相发生器可以被配置成通常在1到2个时钟周期内快速初始化。在所描绘的实施例中，例如，CLK510与CK0520之间的相位差可以远小于甚至一个时钟周期-如以上关于图4所述的，在这种情况下仅偏移Δt2+tp。因此，四相发生器的各个实施例允许相对于常规技术的快速或“瞬时启动”初始化。此外，此特定实施例的相位误差保持在+-8.1ps之内，其中理想相位间隔为250ps。例如，如图所示，CK0520的上升沿与CK90525的上升沿之间的相位差为241.9ps，因此表现出仅8.1ps的相位误差。CK90525的上升沿与CK180530的上升沿之间的相位差为257.6ps，相位误差为7.6ps。CK180530的上升沿与CK270535的上升沿之间的相位差为242.4ps，相位误差为7.6ps。CK270535的上升沿与CK0520的下一个上升沿之间的相位差为258.1ps，两个信号之间的相位误差为8.1ps。因此，即使在工作频带的极端情况下也能保持高精度。在其它实施例中，这个解决方案可以可扩展成不仅可以在较低的输入时钟周期较高的输入时钟频率下操作，而且可以在适当地选择Δt时提高精度和性能。因此，随着制造工艺按照增加的输入时钟频率不断改进，如在当前一代DDR4和LPDDR4以及下一代DDR5和LPDDR5应用中，四相发生器的工作频带还可以被调整成随着增加的或者根据具体情况而减少的输入时钟频率而扩展。图6示出了可调四相发生器600的示意性框图。与图1的四相发生器100类似，可调四相发生器600包含针对输入时钟信号CLK和互补输入时钟信号CLKF的输入。如前所述，在一些实施例中，CLKF信号可以与CLK信号具有反比关系。可调四相发生器600可以包含第一可调延迟电路605、第二可调延迟电路610、具有第一相位混频器615的输出块635、第二相位混频器620、第一缓冲器625和第二缓冲器630。可调四相发生器600可以包含针对0度相位输出时钟信号CK0、90度相位输出时钟信号CK90、180度相位输出时钟信号CK180和270度相位输出时钟信号CK270的输出。如关于图1所述，因为可调四相发生器600共享类似的硬件并且与四相发生器100类似地操作，所以省略了对共同元件的重复描述。然而，与图1的四相发生器100相比，可调四相发生器600包含被配置成接收控制信号Slow_CLK640的可调延迟电路605、610。控制信号Slow_CLK640可以被配置成调整可调延迟电路605、610的延迟Δt。在一些实施例中，可调延迟电路605、610可以是被配置成根据Slow_CLK640具有持续可调ΔT的可调延迟电路，所述可调ΔT可以指示输入时钟信号频率。在另外的实施例中，可调延迟电路605、610可以可替换性地被配置成在一或多个离散Δt之间进行选择。例如，在各个实施例中，可以基于期望的总工作频率范围限定多个频率范围。在一个实施例中，可能期望对应于在400ps到3ns之间的周期的频率范围。频率范围可以分成另外的周期子范围：400ps到1ns、1ns到2ns、以及2ns到3ns。可以为子范围中的每个分配Δt。因此，Δt可以被选择成使得其大于所述范围的较低端的14周期，但少于较低端的整个周期。以此方式，通过提供一或多个可选Δt或通过提供可调Δt，可以增加可调四相发生器的工作频带。图7A和7B示出了根据各个实施例的单输入可调四相发生器700A和双输入可调四相发生器700B的高级示意图。为了简洁起见，省略了之前关于图2A和2B描述的许多共同特征和元件。然而，与图2的四相发生器200A、200B相比，可调四相发生器700A、700B另外可以包含控制信号Slow_CLK720、725的输入。因此，Slow_CLK720、725可以分别允许可调四相发生器700A、700B中的每一个中的第一延迟电路和第二延迟电路根据输入CLK的周期调整Δt。以此方式，可以在可调的四相发生器700A、700B中的每一个中调整Δt以允许在更大范围的输入时钟信号频率或周期内进行操作。图8是根据各个实施例的存储器系统800的一部分的框图。系统800包含存储器单元阵列802，所述存储器单元可以是例如易失性存储器单元例如，动态随机存取存储器DRAM存储器单元、低功耗DRAM存储器LPDRAM、静态随机存取存储器SRAM存储器单元、非易失性存储器单元例如，闪存单元或其它类型的存储器单元。存储器800包含命令解码器806，其可以通过命令总线808接收存储器命令并提供例如，生成存储器800内的对应控制信号以执行各种存储器操作。例如，命令解码器806可以响应于提供给命令总线808的存储器命令以对存储器阵列802执行各种操作。具体地，命令解码器806可以用于提供内部控制信号以从存储器阵列802中读取数据和向其写入数据。行地址信号和列地址信号可以通过地址总线820提供给存储器800中的地址锁存器810。地址锁存器810之后可以提供单独的列地址和单独的行地址。地址锁存器810可以分别向行地址解码器822和列地址解码器828提供行地址和列地址。列地址解码器828可以选择延伸穿过阵列802的、对应于相应列地址的位线。行地址解码器822可以连接到字线驱动器824，所述字线驱动器激活阵列802中对应于所接收行地址的相应多行存储器单元。与所接收列地址相对应的所选数据线例如，一条或多条位线可以耦合到读写电路系统830以通过输入-输出数据路径840向输出数据缓冲器834提供读取数据。写入数据可以通过输入数据缓冲器844和存储器阵列读写电路系统830提供到存储器阵列802。四相发生器812可以是上述实施例中的任何实施例中所描述的四相发生器。四相发生器812可以向存储器800的如RW电路830、输出数据缓冲器834、输入数据缓冲器844、命令解码器806、地址锁存器810、行地址解码器822、字线驱动器824和列地址解码器828等其它电路或需要特定的多相输出时钟信号的任何其它电路或部件提供多相输出时钟信号CK0、CK90、CK180、CK270。虽然已经关于示范性实施例描述了某些特征和方面，但是本领域的技术人员将认识到，在不脱离本发明的范围的情况下，可以对所讨论的实施例作出各种修改和添加。尽管上述实施例提及了特定特征，但是本发明的范围还包含具有不同特征组合的实施例和不包含所有上述特征的实施例。例如，本文所述的方法和过程可以使用硬件部件、软件部件和或其任何组合来实施。此外，虽然本文所述的各种方法和过程可关于特定结构和或功能部件进行描述以方便描述，但是各个实施例提供的方法不限于任何特定结构和或功能架构，而是可以在任何合适的硬件、固件和或软件配置上实施。类似地，虽然特定功能属于某些系统部件，但是除非上下文另有规定，否则此功能可以根据若干实施例分布于各种其它系统部件当中。此外，虽然为了便于描述而以特定顺序描述了本文所述方法和过程的程序，但是可以根据各个实施例重新排序、添加和或省略各种程序。关于一种方法或过程描述的程序可以结合在其它所描述方法或过程中；同样，根据特定结构架构和或关于一个系统描述的硬件部件可以组织在替代性结构架构中和或结合在其它所描述系统中。因此，虽然为了便于描述将各个实施例描述为具有或不具有某些特征，但是本文关于特定实施例所描述的各个部件和或特征可以在其它所描述实施例中组合、替换、添加和或扣除。因此，尽管上文描述了若干示范性实施例，但是应当理解的是，本发明旨在覆盖以下权利要求的范围内的所有修改和等效物。

权利要求：1.一种设备，其包括：第一延迟电路，其被配置成接收第一输入时钟信号并生成第一经延迟时钟信号；以及第一相位混频器，其耦合到所述第一延迟电路并且被配置成：在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号，并且至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而在第一输出节点处生成第一输出时钟信号。2.根据权利要求1所述的设备，其进一步包括：第二延迟电路，其被配置成接收所述第二输入时钟信号并生成第二经延迟时钟信号；以及第二相位混频器，其耦合到所述第二延迟电路并且被配置成：在第三输入处接收所述第二经延迟时钟信号并在第四输入处接收所述第一输入时钟信号，并且至少部分地响应于所述第二经延迟时钟信号和所述第一输入时钟信号的混合而在第二输出节点处生成第二输出时钟信号。3.根据权利要求2所述的设备，其进一步包括：第一缓冲器和第二缓冲器；其中：所述第一延迟电路被进一步配置成生成第三经延迟时钟信号，其中所述第三经延迟时钟信号的延迟量小于所述第一经延迟时钟信号；所述第二延迟电路被进一步配置成生成第四经延迟时钟信号，其中所述第四经延迟时钟信号的延迟量小于所述第二经延迟时钟信号；所述第一缓冲器被配置成基于所述第三经延迟时钟信号生成第三输出时钟信号；并且所述第二缓冲器被配置成基于所述第四经延迟时钟信号生成第四输出时钟信号。4.根据权利要求3所述的设备，其中所述第一相位混频器和所述第二相位混频器中的每一个被配置成具有第一传播延迟，并且其中第一延迟缓冲器和第二延迟缓冲器中的每一个被配置成具有与所述第一传播延迟相同的第二传播延迟。5.根据权利要求3所述的设备，其中所述第一输出时钟信号对应于90度相位输出时钟信号，所述第二输出时钟信号对应于270度相位输出时钟信号，所述第三输出时钟信号对应于0度相位输出时钟信号，并且所述第四输出时钟信号对应于180度相位输出时钟信号。6.根据权利要求1所述的设备，其中所述第一相位混频器的所述第一输入和所述第二输入被均等加权以在第一公共输出节点处混合。7.根据权利要求1所述的设备，其中所述第一延迟电路的延迟被配置成大于或等于所述第一输入时钟信号的周期的14。8.根据权利要求1所述的设备，其中所述第一延迟电路的延迟被配置成小于或等于所述第一输入时钟信号的一个完整周期。9.根据权利要求1所述的设备，其中所述第一延迟电路被配置成至少部分地基于所述第一输入时钟信号的周期调整延迟。10.一种设备，其包括：至少一个延迟电路，其被配置成生成至少第一经延迟时钟信号、延迟量小于所述第一经延迟时钟信号的第二经延迟时钟信号、第三经延迟时钟信号以及第四经延迟时钟信号；以及至少一个相位混频器，其耦合到所述至少一个延迟电路，其中所述至少一个相位混频器被配置成：至少部分地响应于所述第一经延迟时钟信号和第二输入时钟信号的混合而生成第一输出时钟信号，并且至少部分地响应于混合所述第三经延迟时钟信号和第一输入时钟信号而生成第二输出时钟信号。11.根据权利要求10所述的设备，其进一步包括延迟匹配块，其中所述延迟匹配块被配置成生成第三输出时钟信号和第四输出时钟信号，其中所述第三输出时钟信号至少部分地响应于所述第二经延迟时钟信号和所述至少一个相位混频器的传播延迟，并且其中所述第四输出时钟信号至少部分地响应于所述第四经延迟时钟信号和所述传播延迟。12.根据权利要求11所述的设备，其中所述第一输出时钟信号和所述第三输出时钟信号；所述第一输出时钟信号和所述第四输出时钟信号；所述第二输出时钟信号和所述第三输出时钟信号；以及所述第二输出时钟信号和所述第四输出时钟信号中的每一者在相位上被偏移90度。13.根据权利要求10所述的设备，其中所述第一经延迟时钟信号和所述第二输入时钟信号在混合时被均等加权以产生所述第一输出时钟信号，并且其中所述第三经延迟时钟信号和所述第一输入时钟信号在混合时被均等加权以产生所述第二输出时钟信号。14.根据权利要求10所述的设备，其中通过所述至少一个相位混频器进行的混合包含加法混合或乘法混合的至少一种。15.根据权利要求10所述的设备，其中所述至少一个相位混频器包含第一输入和第二输入，其中所述第一输入耦合到第一反相器并且所述第二输入耦合到第二反相器，其中第一受控反相器和第二受控反相器的输出耦合到输出节点。16.一种设备，其包括：第一延迟电路，其被配置成接收第一输入时钟信号并生成第一经延迟时钟信号，其中所述第一延迟电路被进一步配置成调整延迟；以及第一相位混频器，其通信地耦合到所述第一延迟电路并且被配置成：在第一输入处接收所述第一经延迟时钟信号并在第二输入处接收第二输入时钟信号，在第一输出节点处生成第一输出时钟信号，其中所述第一输出时钟信号是至少部分地响应于所述第一经延迟时钟信号和所述第二输入时钟信号的混合而产生的。17.根据权利要求16所述的设备，其进一步包括：第二延迟电路，其被配置成接收所述第二输入时钟信号并生成第二经延迟时钟信号，其中第二可调延迟电路被进一步配置成调整延迟；第二相位混频器，其通信地耦合到所述第二延迟电路并且被配置成：在第一输入处接收所述第二经延迟时钟信号并且在第二输入处接收所述第一输入时钟信号，在第二输出节点处生成第二输出时钟信号，其中所述第二输出时钟信号是至少部分地响应于所述第二经延迟时钟信号和所述第一输入时钟信号的混合而产生的。18.根据权利要求16所述的设备，其中延迟可以被调整为大于或等于所述输入时钟信号的周期的14并且小于或等于所述输入时钟信号的一个完整周期。19.根据权利要求18所述的设备，其中对延迟的调整是连续的、基于所述输入时钟信号的周期。20.根据权利要求18所述的设备，其中第一延迟电路被配置成限定两个或多于两个范围，其中所述两个或多于两个范围中的每一个与一系列输入时钟信号周期相关联并且被分配有相应的延迟，其中所述第一延迟电路被配置成至少部分地基于与所述两个或多于两个范围的相应范围相关联的所述输入时钟信号的周期而选择所述相应的延迟。

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