申请/专利权人：上海交通大学;北京智芯微电子科技有限公司

申请日：2020-09-10

公开（公告）日：2024-03-12

公开（公告）号：CN112099763B

主分类号：G06F7/72

分类号：G06F7/72;G06F21/60

优先权：

专利状态码：有效-授权

法律状态：2024.03.12#授权;2021.01.05#实质审查的生效;2020.12.18#公开

摘要：一种用于SM2的快速安全硬件乘法器及其应用，包括：乘加模块、模乘控制器、用于存放计算中间结果的寄存器堆和减法器，其中：乘加模块包含两个独立的乘加器，每个乘加器对64位操作数执行c，z＝a+xy+b的运算，模乘控制器分别与乘加模块和寄存器堆相连并按时钟周期发送执行指令，乘加模块输出计算中间结果至寄存器堆，寄存器堆的输出端分别与乘加模块的输入端以及减法器的输入端相连以实现循环计算和结果输出，减法器的输出端与寄存器堆的输出端与对外接口相连以输出最终结果。本发明能够大幅度缩短Montgomery模乘运算延时的同时，针对算法中存在的侧信道攻击漏洞采取了有效的防护手段，使其在快速执行SM2底层运算的同时不会泄露隐私数据，具有快速、安全的特点。

主权项：1.一种用于SM2的快速安全硬件乘法器，其特征在于，包括：乘加模块、模乘控制器、用于存放计算中间结果的寄存器堆、减法器以及若干选择器，其中：乘加模块包含两个独立的乘加器，每个乘加器对64位操作数执行c，z＝a+xy+b的运算，模乘控制器分别与乘加模块和寄存器堆相连并按时钟周期发送执行指令，乘加模块输出计算中间结果至寄存器堆，寄存器堆的输出端分别与乘加模块的输入端以及减法器的输入端相连以实现循环计算和结果输出，减法器的输出端与寄存器堆的输出端与对外接口相连以输出最终结果；所述的乘加模块包括两个并行执行c，z＝a+xy+b的乘加器，不同状态根据Montgomery模乘算法选择对应的数据输入至乘加器的输入端口a，x，y，b；所述的模乘控制器和第一选择器均与乘加模块相连并分别输入状态信息state和算法输入数据P，乘加模块根据输入数据A、B、P和状态信息state进行c，z＝a+xy+b的运算并输出结果至寄存器堆，寄存器堆输出数据Z的中间结果至第四选择器，输出中间数据ti，ca，cb，v，Z至乘加模块，减法器根据寄存器堆输出数据Z以及算法输入数据P分别输出计算结果Z-P和借位标志s至第四选择器，第四选择器根据借位标志s判断输出模乘运算结果。

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权利要求：

百度查询： 上海交通大学;北京智芯微电子科技有限公司 用于SM2的快速安全硬件乘法器及其应用

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