申请/专利权人：上海地铁电子科技有限公司

申请日：2021-09-29

公开（公告）日：2024-03-12

公开（公告）号：CN113867250B

主分类号：G05B19/05

分类号：G05B19/05

优先权：

专利状态码：有效-授权

法律状态：2024.03.12#授权;2022.01.21#实质审查的生效;2021.12.31#公开

摘要：本发明提供了一种OTP型CPLD解码电路及方法，包括：两个JTAG接口分别连接ARM处理器和FPGA可编程逻辑芯片，为ARM处理器和FPGA可编程逻辑芯片下载程序使用；Serial串行接口连接ARM处理器；Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；ARM处理器与FPGA可编程逻辑芯片连接；FPGA可编程逻辑芯片与CPLD连接；Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能。本发明提供以一种新的解码CPLD的方案，通过以ARM数据总线和FPGA的硬件可编程特征，实现对CPLD的激励信号同步控制和其反馈信号的实时监控，提高了CPLD的解码准确性，可以方便地维护工控板和工控板的升级，降低设备的维护成本。

主权项：1.一种OTP型CPLD解码电路，其特征在于，包括：JTAG接口、ARM处理器、FPGA可编程逻辑芯片、Serial串行接口、CPLD以及Power电源模块；两个所述JTAG接口分别连接所述ARM处理器和所述FPGA可编程逻辑芯片，为所述ARM处理器和所述FPGA可编程逻辑芯片下载程序使用；所述Serial串行接口连接所述ARM处理器；所述Serial串行接口将ARM处理器通过FPGA可编程逻辑芯片发给CPLD的激励数据和CPLD的反馈数据发送给PC电脑或第三方带串口的设备上；所述ARM处理器与所述FPGA可编程逻辑芯片连接；所述FPGA可编程逻辑芯片与所述CPLD连接；所述Power电源模块为OTP型CPLD解码电路提供电源，并具有隔离、掉电以及过流保护功能；所述ARM处理器的总线包括CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线；所述CS片选信号线、OE读使能信号线、WE写使能信号线、ADDR地址线和DB数据信号线通过FPGA内部的解码后将DB数据线的双向功能解码为单一的只输入与只输出功能；所述输入功能读取CPLD对应激励数据的反馈数据；所述输出功能发送ARM处理器给CPLD的激励数据；ARM系统数据处理单元给CPLD输入引脚对应的激励信号；所述ARM系统数据处理单元包括ARM芯片、电源管理单元、232串口通讯单元以及缓存RAM；所述ARM芯片作为中央处理器起到控制激励信号和对CPLD接收激励信号后的反馈数据处理，并产生激励信号激励CPLD；所述缓存RAM存储CPLD接收激励信号后的反馈数据；所述电源管理单元为整个装置提供预设电压，并起到掉电和过流保护的作用；所述232串口通讯单元时将处理后的数据发送出去；利用地址译码和分频装置将ARM系统数据处理单元的地址访问空间进行外扩，不影响ARM处理器内部总线功能的前提下使数据和地址总线可对外输出，并改变地址线和数据线的输出方式；所述地址译码和分频装置采用FPGA实现；FPGA产生时钟激励信号，配置FPGA内部解码逻辑电路，将总线的输出信号作为CPLD的输入激励信号，将总线的输入信号作为CPLD的相应信号。

全文数据：

权利要求：

百度查询： 上海地铁电子科技有限公司 OTP型CPLD解码电路及方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD