申请/专利权人：北京大学

申请日：2023-12-21

公开（公告）日：2024-03-19

公开（公告）号：CN117725862A

主分类号：G06F30/327

分类号：G06F30/327;G06F30/3308

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.05#实质审查的生效;2024.03.19#公开

摘要：本发明公布了一种基于多层中间表示的芯片硬件综合方法，设计多级中间表示系统Hector，Hector采用高低两个级别的中间表示IR：分别为拓扑表示ToRIR和混合弹性模块HECIR；Hector的高层中间表示ToRIR设计时间图用于表示运算调度；时间图即保留高层次控制逻辑的状态转移图；调度包括由状态机控制的静态运行、流水线运行和基于握手信号控制依赖的动态运行；Hector的底层中间表示HECIR对硬件模块进行显式实例化，将运算分配具体的计算单元；通过实现时间图转化、ToR到HEC的降级、产生可综合的Chisel代码，最终生成Verilog硬件描述语言代码，生成包括控制器的硬件。本发明能够提高硬件设计的生产率。

主权项：1.一种基于多层中间表示的硬件综合方法，其特征是，设计多级中间表示系统Hector，Hector采用高低两个级别的中间表示IR：分别为拓扑表示ToRIR和混合弹性模块HECIR；Hector的高层中间表示ToRIR设计时间图用于表示运算调度；时间图即保留高层次控制逻辑的状态转移图；调度包括由状态机控制的静态运行、流水线运行和基于握手信号控制依赖的动态运行；Hector的底层中间表示HECIR对硬件模块进行显式实例化，将运算分配具体的计算单元；通过实现时间图转化、ToR到HEC的降级、产生可综合的Chisel代码，最终生成Verilog硬件描述语言代码，生成包括控制器的硬件；Chisel即基于Scala的硬件代码生成语言；包括如下步骤：1将软件运算进行调度，并生成时间图；时间图的节点表示状态；将每个运算绑定到时间图的边上，表示该运算的调度结果；2将ToRIR转换到HECIR，包括：将静态运行的时间图转换为具有相同功能的有限状态机FSM；对于流水线运行的时间图，遍历时间图并计算每个时间节点到时间图初始状态的距离；距离由该路径中的每个时间边上的延迟属性表示；将具有相同距离的时间节点放置在一个阶段中；每个阶段对应一个时钟周期，在该时钟周期内，分配的时间节点同时开始执行操作，并将其开始时间设置成为当前节点；3实现硬件资源共享和寄存器共享：通过构建冲突图表示所有潜在的冲突，并将计算单元分配给冲突图的每个节点；冲突图中的每条边代表区间重叠；将计算单元分配给时间图中的每个节点，实现硬件资源共享；通过对时间图进行活动区间分析并计算每个变量的活动区间，具体是对时间图进行活跃变量分析以计算每个运算的活动区间；在活跃区间内的变量的值存储在寄存器中，实现寄存器共享；4RTL寄存器传输级代码生成，包括：创建Chisel程序：将HECIR中的每个组件映射到具有相同端口的Chisel模块分配相应的值，自动插入多路复用器，将内置资源实现为预定义的Chisel模块；利用HEC包含的信息生成可综合的RTL代码；HEC中的每个组件具有显式的IO端口定义、端口赋值、控制器以及寄存器和资源的分配；资源包括内存和计算单元；5控制逻辑生成，包括：静态运行的模块直接生成对应的有限状态机；流水线运行的控制逻辑由一系列阶段和初始间隔控制；每个阶段接受上一个阶段的输入，同时将输出传递给下一阶段；在硬件中插入移位寄存器保留每个阶段的中间结果，同时使用状态机切换不同阶段的运行；通过上述步骤，实现基于多层中间表示的硬件综合方法。

全文数据：

权利要求：

百度查询： 北京大学 基于多层中间表示的芯片硬件综合方法

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