申请/专利权人：格芯美国公司

申请日：2017-11-17

公开（公告）日：2024-03-19

公开（公告）号：CN109244033B

主分类号：H01L21/764

分类号：H01L21/764

优先权：["20170710 US 15/645655"]

专利状态码：有效-授权

法律状态：2024.03.19#授权;2020.12.11#专利申请权的转移;2019.02.19#实质审查的生效;2019.01.18#公开

摘要：本公开涉及半导体结构，更特别地，涉及具有气隙结构的射频RF开关以及制造的方法。该结构包括衬底，该衬底具有在至少一个栅极结构之下的阱区中形成的至少一个气隙结构，该至少一个气隙结构延伸到由至少一个栅极结构的源极漏极区形成的结。

主权项：1.一种半导体结构，其包括：衬底，具有形成在至少一个栅极结构之下的阱区中的至少一个气隙结构和从所述衬底的表面延伸到所述至少一个气隙结构的至少一个沟槽结构，其中所述至少一个沟槽结构包括位于所述至少一个沟槽结构的侧壁上并延伸到所述至少一个气隙结构的间隔物电介质，以及所述至少一个气隙结构延伸到由所述至少一个栅极结构的源极漏极区形成的结；以及到所述源极漏极区的接触，所述接触包括直接接触所述源极漏极区的下接触和在所述下接触之上的上接触，所述下接触具有比所述至少一个沟槽结构大的宽度或直径，并部分或全部与所述至少一个沟槽结构重合。

全文数据：具有气隙结构的射频开关技术领域本公开涉及半导体结构，更特别地，涉及具有气隙结构的射频RF开关以及制造的方法。背景技术射频RF器件用于许多不同类型的通信应用。例如，RF器件可以用在具有诸如开关、MOSFET、晶体管和二极管的无线通信组件的蜂窝电话中。随着蜂窝电话变得更加复杂和商品化，越来越需要为无线通信组件提供更高的性能和更低的价格点。例如，制造RF开关的成本的很大一部分是用于设计非常高的线性度的成本，以使得谐波失真非常低并且满足产品规格。RF器件通常在高电阻率硅晶片或衬底上制造以实现所需的rf线性度。最先进的富陷阱绝缘体上硅SOI高电阻率衬底提供优异的垂直隔离和线性度，但是SOI晶片能够达到总制造成本的50％，因为它们可以是高电阻率非SOI衬底的成本的5到10倍，即，形成在SOI晶片上的rf器件可以具有1.0的总归一化制造成本，而形成在高电阻率非SOI体晶片上的类似器件可以具有0.6的总归一化制造成本。已知被构建在体Si衬底上的器件经受劣化的线性度、谐波、噪声和漏电流，其中的任何一种都会降低器件性能，由此必然使SOI晶片的成本更高。发明内容在本公开的一方面中，一种结构包括具有在至少一个栅极结构之下的阱区中形成的至少一个气隙结构的衬底，所述至少一个气隙结构延伸到由所述至少一个栅极结构的源极漏极区形成的结。在本公开的一方面中，一种结构包括：具有至少一个阱区的衬底；位于所述至少一个阱区上方的至少一个栅极结构；延伸到所述至少一个阱区中的多个沟槽；以及至少一个气隙结构，从所述多个沟槽延伸、位于所述至少一个栅极结构的源极漏极区之下、以及位于所述至少一个阱区中。在本公开的一方面中，一种方法包括：将多个沟槽形成到衬底的阱区中；用绝缘体材料加衬所述多个沟槽；以及通过所述多个沟槽蚀刻所述高电阻率衬底以形成从所述阱区内的所述多个沟槽延伸的至少一个气隙结构。附图说明通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。图1A-1C示出根据本公开的方面的输入结构以及相应的制造工艺。图2A-2F示出根据本公开的方面的几个不同的结构以及相应的制造工艺。图3示出除了其他特征之外的根据本公开的方面的位于图2的气隙结构之间的栅极结构以及相应的制造工艺。图4A示出除了其他特征之外的根据本公开的方面的阱结构中的加衬气隙结构以及相应的制造工艺。图4B示出除了其他特征之外的根据本公开的方面的阱结构中的合并的加衬气隙结构以及相应的制造工艺。图4C示出除了其他特征之外的根据本公开的方面的阱结构中的单个加衬气隙结构以及相应的制造工艺。图5示出根据本公开的方面的图1-4C的结构的另一代表性的局部俯视图。具体实施方式本公开涉及半导体结构，更特别地，涉及具有形成在开关之下的衬底中的气隙结构的诸如FET开关的射频RFFET或NPN。更具体地，本公开涉及使用具有气隙结构的FET形成的射频RF开关，该气隙结构位于用在前端模块收发器中的FET源极漏极之下。在实施例中，除了其他特征之外，该结构可以进一步包括局部SOI和深沟槽隔离结构。有利地，栅极结构之间的气隙结构将改善器件的rf参数，例如，线性度和插入损耗。在实施例中，气隙结构可以形成在体高电阻率硅晶片中，例如，电阻率为1ohm-cm或约1Kohm-cm至约10Kohm-cm或更高。在实施例中，气隙结构形成在源极漏极区之下，该源极漏极区延伸到在栅极结构之下的PN结的底部。在另外的实施例中，气隙结构可以用具有深沟槽隔离结构的双阱堆叠形成以避免耗尽区穿通，或者该气隙结构可以形成在不具有深沟槽隔离结构的三阱结构中。在另外的实施方式中，气隙结构可被氧化以彼此合并；或者单独的气隙可以合并成更大的气隙。接触和布线形成在气隙结构之上以提供例如FET源极漏极电压偏置和或rf信号路径。本公开的结构可以使用许多不同的工具以多种方式制造。但是，一般而言，方法和工具用于形成尺寸在微米和纳米级的结构。已从集成电路IC技术中采用用于制造本公开的结构的方法，即，技术。例如，这些结构被构建在晶片上并且通过在晶片顶部上的光刻工艺而被图案化的材料的膜实现。特别地，结构的制造使用三个基本构建块：i在衬底上沉积材料薄膜，ii通过光刻成像在膜的顶部上施加图案化掩模，以及iii选择性地将膜蚀刻到掩模。图1A示出根据本公开的方面的输入结构。特别地，作为示例性实例，结构10包括衬底12，该衬底12可以为范围大约在1Kohm-cm至10Kohm-cm内的高电阻率衬底。应该认识到，1Kohm-cm以及更大的电阻率足以显著降低衬底诱导的谐波失真和损耗。然而，还可以考虑达到20Kohm-cm的更高的电阻率。在实施例中，衬底12可以由诸如，例如，Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其它IIIV或IIVI化合物半导体的任何合适的半导体材料构成。仍然参考图1A，可选的对准标记13被图案化并被蚀刻到衬底12中。该可选的对准标记用于对准随后的光刻层级。接下来，在衬底12上沉积一个或多个衬垫电介质膜15，例如但不限于10nm的热氧化物和100nm的CVD氮化物。参考图1B，在衬垫电介质膜15上图案化开口或沟槽22，蚀刻电介质15，并且将沟槽22蚀刻到衬底12中。沟槽22的宽度由光刻分辨率和要被蚀刻的深度确定。在一个实施例中，沟槽是120nm宽和0.7微米深。参考图1C，通过沉积电介质并且从底部和顶部平面特征各向异性地蚀刻间隔物电介质13而在沟槽22的侧壁上形成间隔物电介质23。各向异性蚀刻可以由本领域已知的使用基于全氟化碳化学的反应离子蚀刻RIE构成，其从平面表面蚀刻材料，但在侧壁上形成电介质并且在侧壁上留下电介质。这些类型的间隔物蚀刻通常用在MOSFET多晶栅极上，以允许与多晶栅极间隔开的离子注入。在沟槽形成之后，沟槽22被用绝缘材料也称为衬里或间隔物23加衬。在实施例中，衬里23是使用任何已知的沉积方法沉积的诸如一种或多种氧化物或氮化物的层的任何合适的电介质材料中的一种或多种，例如，化学气相沉积CVD、硅衬底的热氧化或原子层沉积ALD。间隔物23需要牢固地robustly涂覆沟槽22的侧壁。为了实现这种牢固的侧壁覆盖，间隔物膜需要足够厚以在沟槽22的侧壁上留下厚膜，但不要太厚而夹断沟槽22的顶部开口，这将阻止间隔物23的形成。在实施例中，沟槽22为100nm宽，沉积40nm的氮化物，并且各向异性地蚀刻间隔物23。在另一个实施例中，沟槽22的侧壁被热氧化以形成在衬垫膜15之下延伸的SiO2层。在该热氧化之后，通过各向异性蚀刻间隔物23或者在形成间隔物23之前使用CVDALD型沉积沉积例如氧化物或氮化物的一个或多个膜。在使用硅衬底的实施例中，图2A中的气隙结构24通过硅蚀刻工艺穿过沟槽22的底部而形成。在实施例中，可选的蒸气或液体HF处理、氢等离子体、退火、碱性或酸性化学清洁、或者已知的用于从硅中去除薄的或天然的电介质或者残留的间隔物蚀刻聚合物的任何工艺也可以被用来去除沟槽22的底部处的任何过量的电介质。这些柱状间隔物蚀刻清洁应该在沟槽22的顶部和侧壁上留下牢固的电介质衬里，以防止随后的硅蚀刻蚀刻沟槽22的侧壁或硅晶片12的顶部上的硅。在间隔物形成和可选的清洁之后，可以去除在沟槽22的底部处的衬底12中的暴露的衬底材料以形成气隙结构24。在实施例中，衬底12中的暴露的衬底材料可以通过湿蚀刻工艺或干蚀刻工艺被去除。例如，干蚀刻剂可以包括基于等离子体的CF4、基于等离子体的SF6或气体XeF4硅蚀刻等，湿蚀刻工艺可以包括KOH和NH4OH。在实施例中，气隙结构24在将要成为FET源极漏极区的部分之下形成，延伸到下方的PN结的底部并位于栅极结构之间。例如，气隙结构24的上表面的深度可以是约300nm；但是本文也考虑了其他尺寸。为了避免不在沟槽22的底部蚀刻硅衬底，重要的是电介质层15和23完全覆盖硅以防止非故意的硅蚀刻。图2A和2B示出气隙24的形成，使得气隙在沟槽22的底部上方延伸并且间隔物膜23被暴露。图2A和2B示出了暴露的间隔物膜23，它们被暴露时不改变它们的形状。暴露的间隔物膜23由于其残余应力而可能卷曲。图2B示出其中气隙24形成在沟槽22之下并且不在沟槽22的底部上方延伸的替代实施例。在这种情况下，间隔物膜23不被底切。图2B’示出其中通过使用例如基于SF6的蚀刻的各向异性蚀刻形成气隙24的替代实施例，该基于SF6的蚀刻使用穿过沟槽22的垂直方向离子轰击。这种将要成为气隙的底部的部分的离子轰击允许气隙24的顶部为不是太圆，这可以改善其随后穿过FET源极漏极结的延伸。间隔物可以在气隙24顶部停止，如图2B所示，或者延伸到气隙中，如图2A所示。图2C示出除了其他特征之外的填充有诸如氧化物的电介质或电介质衬里和多晶硅的深沟槽结构20，以及与沟槽22对准的气隙结构24。这些沟槽被足够深地蚀刻到高电阻率衬底中以延伸超过pn结的最大耗尽深度。因为深沟槽结构20延伸超过最大结耗尽深度，所以它们防止硅中邻近的掺杂阱相互短路。具体地，如图2C所示，深沟槽隔离结构20形成在衬底12中。这些深沟槽隔离结构20被蚀刻到衬底中几十微米并用诸如氧化物的电介质或电介质衬里和多晶硅填充，并且使用化学机械抛光或者本领域中已知的其它方法从表面去除多余的材料。在实施例中，硅晶片衬底12具有3000ohm-cm的电阻率，并且沟槽隔离20被蚀刻为70微米深，以避免耗尽穿通。在实施例中，例如，深沟槽隔离结构20将围绕晶体管18例如，参见图5所示的俯视图。深沟槽隔离结构20将注入的阱区未示出与邻近的阱区隔离，例如，n阱和p阱区中的FET源极漏极结；或三阱结区，并且还将防止阱到衬底耗尽区的合并，从而减少谐波。因此，通过提供深沟槽隔离结构20，可以减少谐波、改善泄漏电流并降低高电阻率体衬底上的噪声。图2D示出这样的情况，深沟槽隔离结构20围绕FET，并具有接触深沟槽20的在FET例如，参见图3之下合并的气隙24。在该实施例中，深沟槽20为气隙24提供机械支撑，并且在气隙完全延伸到隔离结构20的边缘的情况下，气隙上方的晶体管与衬底12完全隔离。在图2E中，浅沟槽隔离STI结构16形成在衬底12中。在实施例中，作为示例，STI结构16可以由氧化物材料组成，并且可以使用常规光刻、蚀刻和沉积步骤以及随后的化学机械抛光CMP步骤形成STI结构16。在实施例中，STI结构16可以在晶体管的形成之前形成，并且可以具有约0.3μm的深度；但是本文也考虑了其他深度。在另外的实施例中，深沟槽隔离结构20可以在STI结构20之前或之后、在FET之前或之后形成，并且优选地超过p阱区14的深度。在实施例中，STI结构16可以延伸或不延伸到深沟槽隔离结构20的两侧、一侧。在用于STI结构16或深沟槽隔离结构20的氧化物或其它绝缘体材料的沉积期间，氧化物材料或其它绝缘体材料16a将覆盖或塞填沟槽22的顶部，例如，封闭气隙结构24，以防止在后续工艺中水分进入气隙结构24。图2E中的气隙24被示出为其顶部区域22被填充以及气隙24的侧壁在其表面上部分地涂覆有电介质45。该电介质涂层45可由与用于填充浅沟槽隔离沟槽16的那些分离或相同的热氧化或CVD氧化物沉积中的一种或多种构成；或者可以与浅沟槽隔离16氧化物填充分离地形成。如图2F进一步所示，深沟槽20的深度在p阱区14的下方，更优选地，可以为30μm以上，例如，约20μm至约100μm，从而使来自衬底中的阱的耗尽区保持在被深沟槽隔离围绕的区域内。在另外的实施例中，深沟槽隔离结构20可以形成到衬底12的背侧研磨backsidegrind界面，以将邻近的阱区和RF器件与DC衬底电流完全隔离。深沟槽的直径或宽度可以为约1μm；但是除了其他的因素之外，依赖于技术节点，本文也考虑了其他尺寸。图2F示出了多指NFET开关。如果示出PFET开关，然后如本领域已知的，阱和源极漏极掺杂极性将被交换。示出了NFET开关阱14和源极漏极区19、NFET栅极导体21、可选的多晶栅极间隔物43、以及硅化物25。如本领域已知的，源极漏极区19可以包含晶体管p型晕圈、n型延伸注入、以及n型源极漏极注入。n型源极漏极区21拦截气隙24，使得位于晶体管的n型源极漏极与p型p阱之间的pn结面积减小。这种源极漏极结面积的减小将减小结电容。由于结电容与电压为非线性的，因此结电容的减小将提高晶体管线性度。在实施例中，晶体管18可以是被提供有不同于衬底偏置的偏置的有源RF器件，例如，RF开关或其它有源或无源器件。晶体管18可以形成在衬底的顶部上，例如，衬底材料Si保留在晶体管18例如，FET栅极之下的。如本领域已知的那样，晶体管18可以使用交替的源极漏极源极漏极等配置的阵列中的多个栅极形成。在实施例中，多指例如，平行布线的晶体管栅极18之间的间隔可以为约600nm；但是依赖于技术节点也考虑了其他尺寸。此外，如本领域已知的，可以放置多指晶体管的多个堆叠。晶体管可以具有形成在图5所示的深沟槽隔离20的环内的体接触，该深沟槽隔离20可使用本领域已知的任何标准器件布局形成。如本领域普通技术人员还应理解的，晶体管18可以通过常规CMOS工艺形成，包括沉积栅极电介质例如，诸如氧化铪等的高k电介质、随后沉积栅极金属例如，不同的功函数金属、使用光刻和蚀刻例如，反应离子蚀刻RIE图案化材料以形成栅极堆叠、随后形成侧壁例如，沉积在栅极堆叠上的氧化物或氮化物材料。源极区18a和漏极区18b通过使用常规的掺杂剂或离子注入工艺在衬底12阱区14之内或在阱区14之上的衬底12上形成例如，用于升高的源极和漏极区，从而不需要进一步的说明。在实施例中，可以使用外延生长工艺来形成升高的源极和漏极区。如所示出的，气隙结构24形成在源极漏极区中，延伸到晶体管18之下的PN结的底部，例如，接触源极漏极区18a、18b。如图2F所示，硅化物25形成在源极区18a和漏极区18b上并在气隙结构24之上。在实施例中，硅化物工艺开始于在被完全形成和图案化的半导体器件例如，掺杂或离子注入的源极和漏极区18a、18b以及相应的器件18之上沉积薄的过渡金属层，例如，镍、钴或钛。在沉积材料之后，对该结构进行加热，从而允许过渡金属与半导体器件的有源区例如，源极、漏极、栅极接触区中暴露的硅或如本文所述的其它半导体材料反应，形成低电阻过渡金属硅化物。在反应之后，通过化学蚀刻去除任何剩余的过渡金属，使硅化物接触26留在器件的有源区中，例如，图3所示的晶体管18。硅化物25被示出桥跨氧化物密封的气隙沟槽16a，但也可以不桥跨该氧化物填充的间隙未示出。在任一情况下，随后形成的接触32将接触该硅化区域25以与FET的源极漏极接触。在图3中，阻挡电介质层31可以在例如晶体管18的器件的有源区中的硅化物26之上形成。阻挡层28可以是使用常规沉积工艺例如，CVD工艺沉积的阻挡氮化物膜。可选的阻挡电介质31和层间电介质材料30形成在结构的暴露表面之上，例如，在晶体管18和阻挡层28之上。如本领域已知的，可选的阻挡电介质层可以是SiN、SiCN等。层间电介质材料30可以是使用任何常规沉积工艺例如，CVD沉积的氧化物材料，诸如SiO2、磷硅玻璃PSG、硼磷硅玻璃BPSG、SiCOH等。使用常规金属或金属合金工艺的光刻、蚀刻和沉积在层间电介质材料30内形成接触32。如果硅化物25不桥跨氧化物16a，则接触32具有大于沟槽22的宽度并且将与硅化物26直接电接触。再次使用常规CMOS沉积和图案化工艺使线结构34的布线层和其它后端形成为与接触32接触。图4A、4B和4C示出了根据本公开的附加方面的附加结构和相应的制造工艺。更具体地，除了具有绝缘的例如，氧化的侧壁24b的气隙结构24之外，图4A所示的结构10’包括图1中描述的结构和材料。如图4B所示，在结构10”中，氧化的侧壁24b与邻近的气隙结构24合并在一起，如附图标记24c所示，包括与深沟槽氧化物隔离20的接触或合并。气隙24和氧化区24c的组合为FET提供与衬底的隔离。有效地，隔离的FET与形成在SOI衬底上的FET类似，其也与衬底隔离。如图4C所示，在结构10”’中，示出了在p阱16中的晶体管18之下形成的具有绝缘的例如，氧化的侧壁24b的单个气隙结构24a。可以使用任何常规热氧化工艺来氧化侧壁。并且，如本领域技术人员应理解的，所有这些结构都可以是三阱堆叠的代表，这消除了对深沟槽隔离结构的需要。应当认识到，图1A-4C的结构可以是包含形成平行排列的本领域已知的多指FET例如，RF开关或其他FET的多个栅极结构晶体管18的多堆叠FETamultiplestackFET。源极和漏极区18a、18b设置在多个晶体管18之间。应进一步理解的是，可以提供图1A-4C所示的多个布局，其中在隔开晶体管堆叠的多个晶体管18的上部和下部当中共享深沟槽隔离结构28。图5示出了根据本公开的方面的图4A和类似图的结构的另一代表性局部俯视图。如图5所示，气隙结构24可以沿结构的Y方向合并在一起。特别地，图5示出了与FET栅极平行的垂直合并的气隙。通过与FET栅极平行地垂直合并气隙，源极漏极结面积显着减小。因此，沿纵向鳍方向即，平行于FET栅极的连续气隙结构可以通过本文描述的方法形成。如在该局部视图中进一步示出的，绝缘体材料16a将塞填沟槽或气隙过孔22。接触32、34也延伸到衬底12以使所示衬底偏置，在这种情况下，不与气隙沟槽16a相交。对于图2D所示的合并的气隙，气隙将在图5中在x和y方向上延伸，在两种情况下都延伸到深沟槽隔离20。在这种情况下，深沟槽隔离20将提供机械支撑以保持释放的硅和FET。在该实施例中，接触32、34交错以不与气隙过孔22重合。或者，如果接触具有比气隙过孔22大的宽度或直径以允许电流流入FET源极漏极，则接触32、34可以部分或全部与气隙过孔22重合。在实施例未示出中，接触32、34可以被设计为条而不是孔；以及气隙过孔22可以由条而不是孔形成。如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式即，作为具有多个未封装芯片的单个晶片或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装诸如塑料载体中，其引线固定到母板或其他更高级别的载体或多芯片封装诸如陶瓷载体中，其具有表面互连和或掩埋互连中的一者或两者中。在任何情况下，芯片然后与其他芯片、分立电路元件和或其他信号处理设备集成，作为a中间产品诸如母板或者b最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

权利要求：1.一种结构，其包括衬底，所述衬底具有形成在至少一个栅极结构之下的阱区中的至少一个气隙结构，所述至少一个气隙结构延伸到由所述至少一个栅极结构的源极漏极区形成的结。2.根据权利要求1所述的结构，其中所述衬底是具有大约大于1Kohm-cm的电阻率的体衬底。3.根据权利要求1所述的结构，其中所述至少一个气隙结构设置在邻近的栅极结构之间。4.根据权利要求3所述的结构，其中所述至少一个气隙结构被绝缘体材料加衬和塞填。5.根据权利要求4所述的结构，其中所述绝缘体材料是合并所述至少一个气隙结构中的多个气隙结构的氧化材料。6.根据权利要求1所述的结构，其中所述至少一个气隙结构是具有氧化侧壁的单个气隙并且从所述阱区中的多个沟槽延伸。7.根据权利要求1所述的结构，其中所述高电阻率衬底包括具有与所述栅极结构邻近的深沟槽隔离结构的双阱堆叠，所述深沟槽隔离结构延伸到底部背侧研磨界面。8.根据权利要求1所述的结构，其中所述高电阻率衬底包括三阱堆叠。9.一种结构，包括：具有至少一个阱区的衬底；位于所述至少一个阱区上方的至少一个栅极结构；延伸到所述至少一个阱区中的多个沟槽；以及至少一个气隙结构，从所述多个沟槽延伸、位于所述至少一个栅极结构的源极漏极区之下以及位于所述至少一个阱区中。10.根据权利要求9所述的结构，其中所述衬底是具有大约1Kohm-cm的电阻率的体衬底。11.根据权利要求9所述的结构，其中所述至少一个气隙结构设置在邻近的栅极结构之间。12.根据权利要求9所述的结构，其中所述多个沟槽和所述至少一个气隙结构被绝缘体材料加衬。13.根据权利要求12所述的结构，其中加衬所述至少一个气隙的所述绝缘体材料是氧化材料。14.根据权利要求13所述的结构，其中所述氧化材料合并所述至少一个气隙结构中的多个气隙结构。15.根据权利要求13所述的结构，其中所述至少一个气隙结构是从多个沟槽延伸的在多个栅极结构之下的单个气隙。16.根据权利要求9所述的结构，进一步包括深沟槽隔离结构，所述深沟槽隔离结构延伸到底部背侧研磨界面并围绕所述至少一个阱区。17.根据权利要求9所述的结构，其中所述高电阻率衬底包括具有围绕所述至少一个栅极结构的深沟槽隔离结构的双阱堆叠。18.根据权利要求9所述的结构，其中所述高电阻率衬底包括三阱堆叠。19.一种方法，包括：将多个沟槽形成到衬底的阱区中；用绝缘体材料加衬所述多个沟槽；以及通过所述多个沟槽蚀刻所述高电阻率衬底来形成从所述阱区内的所述多个沟槽延伸的至少一个气隙结构。20.根据权利要求19所述的方法，其中所述至少一个气隙被氧化物材料加衬。

百度查询： 格芯美国公司 具有气隙结构的射频开关

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