申请/专利权人：合肥乾芯科技有限公司

申请日：2022-05-12

公开（公告）日：2024-03-19

公开（公告）号：CN114911724B

主分类号：G06F13/16

分类号：G06F13/16;G06F13/18

优先权：

专利状态码：有效-授权

法律状态：2024.03.19#授权;2022.09.02#实质审查的生效;2022.08.16#公开

摘要：本发明公开的属于集成电路设计与计算机结构技术领域，具体为一种基于多bank的cache预取技术的访存结构，包括处理器系统总线：多个master与salve分布在系统BUS两侧，主从设备之间通过总线相连；cache：处理器与系统总线之间通过cache相连，所述cache采用组相联映射和LRU替换规则，对应地址映射采用Tag、index、offset、nouse段，每段的位宽由系统位宽和cache的容量决定；预取逻辑：instructioncache只需要从cache中读取数据，在datacache中需要对数据进行读写操作，读写都将会被预取，预取目的是将读写的cacheline保存在cache中；访存：访存结构分为指令读取与数据读写两种结构，指令读取为单通道，该发明，可广泛应用在处理器芯片中，加快外存数据的获取，降低系统总线的使用率，来提高处理器处理性能。

主权项：1.一种基于多bank的cache预取技术的访存结构，其特征在于，包括：处理器系统总线：多个master与salve分布在系统BUS两侧，主从设备之间通过总线相连；cache：处理器与系统总线之间通过cache相连，所述cache采用组相联映射和LRU替换规则，对应地址映射采用Tag、index、offset、nouse段，每段的位宽由系统位宽和cache的容量决定；预取逻辑：instructioncache只需要从cache中读取数据，在datacache中需要对数据进行读写操作，读写都将会被预取，预取目的是将读写的cacheline保存在cache中；访存：访存结构分为指令读取与数据读写两种结构，指令读取为单通道，指令通道直连instructioncache并挂载到系统总线上，数据读写为多通道，通过datecache并挂载到总线上。

全文数据：

权利要求：

百度查询： 合肥乾芯科技有限公司 一种基于多bank的cache预取技术的访存结构

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