申请/专利权人：重庆邮电大学

申请日：2023-12-07

公开（公告）日：2024-03-22

公开（公告）号：CN117749145A

主分类号：H03K5/24

分类号：H03K5/24;H03M1/34

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.09#实质审查的生效;2024.03.22#公开

摘要：本发明请求保护一种抗PVT变化的三态比较器电路，其中包括主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、异或门、与门和非门。主比较器接输入信号；副比较器的输入电压为该比较器设计精度的14；异或门用于判断比较器是否得到比较结果；主比较器时钟模块用于产生两个时钟信号；与门的输出信号是第三态的标志信号，若为高电平，则使主比较器时钟模块输出的时钟信号拉低，使比较器进入复位阶段。常规比较器输出有A＞B或A＜B两种状态，本发明技术方案则引入了第三种状态，即输入信号的差值小于比较器设计精度的14，可在抑制比较器亚稳态的同时得到更高比较精度，且该电路具有抗PVT变化的特性，适用于异步SAR模数转换器中。

主权项：1.一种抗PVT变化的三态比较器电路，其特征在于，包括：主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、第一异或门XOR1、第二异或门XOR2、与门和非门；所述主比较器的正负输入端连接待比较信号，输出端连接第一异或门XOR1的输入，主比较器的时钟输入端连接时钟信号CLK1；所述副比较器的输入端连接0.25LSB，副比较器的输出端连接第二异或门XOR2的输入端，副比较器的时钟输入端连接时钟信号CLK2；所述第一异或门XOR1的输出端分别连接在主比较器时钟模块输入端、副比较器时钟模块和与门的输入端；所述第二异或门XOR2的输出端连接在副比较器时钟模块输入端和非门输入端；所述非门的输出端连接在与门的输入端；所述与门的输出端连接在主比较器时钟模块的输入端；其中，所述主比较器用于比较正负输入端两个信号的电压大小，以产生对应的比较结果，即“1”“0”两种状态；所述副比较器，用于产生固定的参考比较时间，即输入信号的差值固定为比较器设计精度的14时的比较时间；所述主比较器时钟模块用于产生主比较器的时钟信号CLK1，输出的比较时钟主要由第一异或门XOR1的输出信号决定；EN1端口连接的是外部启动信号；复位信号连接的是与门输出，当与门输出高电平时，CLK1会被拉低，即强制主比较器进入复位阶段；所述副比较器时钟模块用于产生副比较器的时钟信号CLK2，输出的比较时钟主要由第二异或门XOR2的输出信号决定，该时钟信号每个周期的高电平时间保持不变，即副比较器的每次比较时间保持不变；EN2信号与第一异或门XOR1的输出连接，副比较器时钟模块的输出会跟踪EN2信号的上升沿，即保证副比较器与主比较器同时进入比较阶段；所述第一异或门XOR1用于判断主比较器是否得到输入信号的比较结果；若第一异或门XOR1输出高电平则表示主比较器已经得到比较结果，若第一异或门XOR1输出低电平则表示主比较器处于复位阶段或则亚稳态；所述第二异或门XOR2，用于判断副比较器是否得到输入信号的比较结果；若第二异或门XOR2输出高电平则表示副比较器已经得到比较结果，若第二异或门XOR2输出低电平则表示副比较器处于复位阶段或则亚稳态；所述非门用于将第二异或门XOR2的输出信号反相，便于后级与门进行逻辑判断；所述与门用于判断主比较器的比较时间是否比副比较器的比较时间长；若是，则输出信号F为高电平，即表示主比较器的输入信号差值在设计精度的±14范围内；若不是，则输出信号F为低电平，PVT是工艺、电源电压和温度的简称。

全文数据：

权利要求：

百度查询： 重庆邮电大学 一种抗PVT变化的三态比较器电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD