申请/专利权人：重庆邮电大学

申请日：2023-11-24

公开（公告）日：2024-03-22

公开（公告）号：CN117749169A

主分类号：H03L7/093

分类号：H03L7/093;H03L7/089;H03L7/18

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.09#实质审查的生效;2024.03.22#公开

摘要：本发明涉及一种基于Sigma‑delta调制器的高精度高性能小数分频锁相环电路，属于射频集成电路设计领域。该电路包括鉴频鉴相器、电荷泵、压控振荡器、滤波器、小数分频器和Sigma‑delta调制器。其中Sigma‑delta调制器输出信号至小数分频器实现小数分频。Sigma‑delta调制器为由四个一阶的Sigma‑delta调制器通过级联的方式构成，以实现提高调制器信噪比、降低输出周期性并抑制小数杂散输出；该调制器采用包括累加器、加法器和由D触发器构成的延时器在内的数字电路形式实现电路。在级联结构中，每一级调制器的位加法器和累加器进行拆分得到四个低位加法器进行并行计算，以提高调制器速率。

主权项：1.一种基于Sigma-delta调制器的高精度高性能小数分频锁相环电路，该电路包括依次连接的鉴频鉴相器、电荷泵、压控振荡器、滤波器和小数分频器，其中小数分频器输出反馈信号至鉴频鉴相器；该电路还包括Sigma-delta调制器，所述Sigma-delta调制器输出信号至所述小数分频器实现小数分频，其特征在于：所述Sigma-delta调制器为四阶Sigma-delta调制器，其由四个一阶Sigma-delta调制器通过级联的方式构成，以实现提高调制器信噪比、降低输出周期性并抑制小数杂散输出；该四阶Sigma-delta调制器采用数字电路形式实现电路设计，数字电路包括累加器、加法器和由D触发器构成的延时器；在级联结构中，每一级Sigma-delta调制器的加法器和累加器进行拆分得到四个低位加法器进行并行计算，以提高调制器速率。

全文数据：

权利要求：

百度查询： 重庆邮电大学 基于Sigma-delta调制器的高精度高性能小数分频锁相环电路

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