申请/专利权人：灿芯半导体(上海)股份有限公司

申请日：2019-10-08

公开（公告）日：2024-03-22

公开（公告）号：CN110489363B

主分类号：G06F13/16

分类号：G06F13/16

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2021.06.18#著录事项变更;2019.12.17#实质审查的生效;2019.11.22#公开

摘要：本发明公开了一种基于DDR写通道的发送电路，包括第一至第七寄存器以及第一至第三时钟选择器；所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；所述第一时钟选择器的输出端连接所述第五寄存器的输入端；所述第二时钟选择器的输出端连接所述第六寄存器的输入端；所述第六寄存器的输出端连接所述第七寄存器的输入端；所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端。从而可以降低电路的时序要求，使得时序收敛更容易。

主权项：1.一种基于DDR写通道的发送电路，其特征在于，包括第一至第七寄存器以及第一至第三时钟选择器；所述第一至第四寄存器的各自clk端均接收一DDR同频时钟信号的2分频时钟；所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；所述第一时钟选择器和所述第二时钟选择器的各自控制信号端接收所述DDR同频时钟信号的2分频时钟；所述第一时钟选择器的输出端连接所述第五寄存器的输入端；所述第二时钟选择器的输出端连接所述第六寄存器的输入端；所述第六寄存器的输出端连接所述第七寄存器的输入端；所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端；所述第三时钟选择器的控制信号端接收所述DDR同频时钟信号；所述第五至第七寄存器的各自clk端均接收所述DDR同频时钟信号；DDR控制器也采用DDR时钟的2分频，DDR控制器的一个时钟的一笔数据需要分成4bit传输到DDR的DQ总线上去；所述的第一至第七寄存器均为单比特的寄存器；所述的第一至第三时钟选择器均为二选一的时钟选择器；所述第一至第四寄存器的各自输入端分别接收4bit数据中的1bit数据。

全文数据：

权利要求：

百度查询： 灿芯半导体(上海)股份有限公司 基于DDR写通道的发送电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD