申请/专利权人：灿芯半导体(上海)股份有限公司

申请日：2019-05-23

公开（公告）日：2024-03-22

公开（公告）号：CN110162503B

主分类号：G06F13/42

分类号：G06F13/42;G06F13/38

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2021.06.15#著录事项变更;2019.09.17#实质审查的生效;2019.08.23#公开

摘要：本发明公开了一种高速数据同步电路及数据同步方法，其中，同步电路包括：利用模拟电路实现串行传输转并行传输的串并转换电路；连接所述串并转换电路，并利用数字电路实现数据和时钟相位调整的相位调整电路。在不动态调整时钟延迟单元的条件下，通过增加和减少数据端延迟单元，来计算数据的最终延迟单元，实现数据与时钟的良好相位，用很小的延迟解决了MIPIRX高速数据的同步问题。

主权项：1.一种高速数据同步电路，其特征在于，包括：利用模拟电路实现串行传输转并行传输的串并转换电路；以及连接所述串并转换电路，并利用数字电路实现数据和时钟相位调整的相位调整电路；其中，所述相位调整电路设置有：用于将可调的数据延迟的数值传输给所述串并转换电路的数据延迟输出端；以及用于将固定的时钟延迟的数值传输给所述串并转换电路的时钟延迟输出端。

全文数据：高速数据同步电路及数据同步方法技术领域本发明涉及数据同步技术领域。背景技术MIPI移动行业处理器接口作为一种高速接口，当数据频率超过1.5Gbps，MIPI协议要求能有数据和时钟相位差的调整。现有高速数据的同步技术一般都是通过分别调整数据和时钟的延迟单元的方式来实现，当调整时钟延迟单元的时候，内部电路就需要有一个不跟随时钟延迟单元的时钟，用来作为内部时序逻辑的运行。这样就增加了时钟复杂程度。发明内容本发明的目的在于克服现有技术的缺陷而提供高速数据同步电路以及相应的数据同步方法，用很小的延迟解决了MIPIRX接收器高速数据的同步问题。实现上述目的的技术方案是：本发明的高速数据同步电路，包括：利用模拟电路实现串行传输转并行传输的串并转换电路；以及连接所述串并转换电路，并利用数字电路实现数据和时钟相位调整的相位调整电路；其中，所述相位调整电路设置有：用于将可调的数据延迟的数值传输给所述串并转换电路的数据延迟输出端；以及用于将固定的时钟延迟的数值传输给所述串并转换电路的时钟延迟输出端。优选的，所述串并转换电路设置有：时钟的差分输入端；数据的差分输入端；用于将差分输入时钟的8分频时钟输出至所述相位调整电路的8分频时钟输出端；以及用于将串转并信号输出至所述相位调整电路的串转并信号输出端。本发明的如上述高速数据同步电路的数据同步方法，包括：把数据延迟输出端和时钟延迟输出端输出的数值均设置到中间值7'h40，保存当前的串转并信号输出端输出的串转并信号的值；从中间值7'h40开始，不断增加数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所增加的值为Tac；从中间值7'h40开始，不断减少数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所减少的值为Tbd；当Tac＝Tbd,设置：数据延迟输出端输出的值＝7'h40-Tac-Tbd2；当Tac＝Tbd,设置：DLL_DATA_NUM＝7'h40-Tac-Tbd2；当TacTbd，设置：DLL_DATA_NUM＝7'h40+Tbd-Tac2。最后，设置相应的DLL_DATA_NUM，结束调整。以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

权利要求：1.一种高速数据同步电路，其特征在于，包括：利用模拟电路实现串行传输转并行传输的串并转换电路；以及连接所述串并转换电路，并利用数字电路实现数据和时钟相位调整的相位调整电路；其中，所述相位调整电路设置有：用于将可调的数据延迟的数值传输给所述串并转换电路的数据延迟输出端；以及用于将固定的时钟延迟的数值传输给所述串并转换电路的时钟延迟输出端。2.根据权利要求1所述的高速数据同步电路，其特征在于，所述串并转换电路设置有：时钟的差分输入端；数据的差分输入端；用于将差分输入时钟的8分频时钟输出至所述相位调整电路的8分频时钟输出端；以及用于将串转并信号输出至所述相位调整电路的串转并信号输出端。3.一种如权利要求2所述高速数据同步电路的数据同步方法，其特征在于，包括：把数据延迟输出端和时钟延迟输出端输出的数值均设置到中间值7'h40，保存当前的串转并信号输出端输出的串转并信号的值；从中间值7'h40开始，不断增加数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所增加的值为Tac；从中间值7'h40开始，不断减少数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所减少的值为Tbd；当Tac＝Tbd,设置：数据延迟输出端输出的值＝7'h40-Tac-Tbd2；当TacTbd，设置：数据延迟输出端输出的值＝7'h40+Tbd-Tac2。

百度查询： 灿芯半导体(上海)股份有限公司 高速数据同步电路及数据同步方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD