申请/专利权人：山西工程科技职业大学

申请日：2023-07-24

公开（公告）日：2024-03-22

公开（公告）号：CN116860206B

主分类号：G06F7/58

分类号：G06F7/58

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2023.10.27#实质审查的生效;2023.10.10#公开

摘要：本发明涉及真随机数发生器，具体为一种基于自治亚稳态电路的真随机数发生器，解决了背景技术中的技术问题，其包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门和一个异或非逻辑门，两个异或逻辑门互耦合构成经典亚稳态电路，经典亚稳态电路的输出端信号反馈给异或非逻辑门作为控制信号，异或非逻辑门的输出端分别连接至两个异或逻辑门的输入端，两个异或逻辑门和一个异或非逻辑门的输入端均连接有延时单元；随机数提取单元由双边沿D触发器构成。本发明中的自治亚稳态电路为三个逻辑器件构成自治布尔网络，调节延时单元实现电路的对称性，该自治亚稳态电路无需额外的控制信号，解决了时钟频率难以确定的问题。

主权项：1.一种基于自治亚稳态电路的真随机数发生器，其特征在于，包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门XOR0、XOR1和一个异或非逻辑门XNOR0，两个异或逻辑门XOR0、XOR1互耦合构成经典亚稳态电路，两个异或逻辑门XOR0、XOR1构成的经典亚稳态电路的输出端信号反馈给异或非逻辑门XNOR0后作为控制信号，异或非逻辑门XNOR0的输出端分别连接至两个异或逻辑门XOR0、XOR1的输入端，且两个异或逻辑门XOR0、XOR1和异或非逻辑门XNOR0的输入端分别连接有延时单元，通过延时单元调节使两个异或逻辑门XOR0、XOR1之间相互传输信号的延时相等，且使异或非逻辑门XNOR0向两个异或逻辑门XOR0、XOR1的信号传输延时相等，两个异或逻辑门XOR0、XOR1向异或非逻辑门XNOR0的传输延时相等；随机数提取单元由双边沿D触发器构成，随机数产生单元中异或逻辑门XOR1或异或逻辑门XOR0的输出端连接至双边沿D触发器的数据输入端，随机数产生单元中异或非门XNOR0的输出端连接至双边沿D触发器的CP端，双边沿D触发器的输出端与后处理单元的输入端相连，后处理单元最终输出真随机数；随机数产生单元中，当控制信号为0时，两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0）；该输出信号（1,1）或（0,0）反馈至异或非逻辑门XNOR0，使控制信号变为1，此时两个异或逻辑门XOR0、XOR1的输出为（0，1）或者（1,0）；该输出信号（0,1）或（1,0）反馈至异或非逻辑门XNOR0，使控制信号变为0，此时两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0），如此反复自治地连续地产生亚稳态现象；随机数提取单元中，在控制信号的上升沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（0,1）或者（1,0），该输出（0,1）或者（1,0）反馈至异或非逻辑门XNOR0，使其输出信号由1变为0，该下降沿触发双边沿D触发器，进而对熵源输出信号（0,1）或者（1,0）进行采样；在控制信号的下降沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（1,1）或者（0,0），该输出（1,1）或者（0,0）反馈至异或非逻辑门XNOR0，使其输出信号由0变为1，该上升沿触发双边沿D触发器对熵源输出信号（1,1）或者（0,0）进行采样。

全文数据：

权利要求：

百度查询： 山西工程科技职业大学 一种基于自治亚稳态电路的真随机数发生器

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