申请/专利权人：深圳市视显光电技术有限公司

申请日：2021-10-18

公开（公告）日：2024-03-29

公开（公告）号：CN113949831B

主分类号：H04N5/44

分类号：H04N5/44;H04N25/445;H04N25/46;H04N5/12;H04N19/134;G06F15/78

优先权：

专利状态码：有效-授权

法律状态：2024.03.29#授权;2022.02.08#实质审查的生效;2022.01.18#公开

摘要：本发明涉及一种基于FPGA的接收开展频高速V‑By‑One信号的方法及装置；方法，包括：获取经过重新过采样V‑By‑One输入的像素数据；进行数据位切割，得到切割数据及有效数据量；进行数据还原，得到还原数据；进行解码，以得到解码数据；进行字符对齐，得到字符对齐数据；进行数据解扰运算，得到解扰运算数据；进行解包、还原及重组，得到重组像素数据；进行分区重构，以得到分区显示数据；进行像素时钟还原，得到像素时钟信号；驱动像素数据及行场扫描信号输出封包编码，以得到HDMI2.1封包编码数据流；将封包编码数据流输出。本发明解决了无法正常接收开展频的高速信号的缺陷，大大扩宽了FPGA自身的应用范围。

主权项：1.一种基于FPGA的接收开展频高速V-By-One信号的方法，其特征在于，包括以下步骤：获取经过重新过采样V-By-One信号输入的像素数据；对所述像素数据进行数据位切割，以得到切割数据及有效数据量；对切割数据及有效数据量进行数据还原，以得到还原数据；对还原数据进行解码，以得到解码数据；对解码数据进行字符对齐，以得到字符对齐数据；对字符对齐数据进行数据解扰运算，以得到解扰运算数据；对解扰运算数据进行解包、还原及重组，以得到重组像素数据；对重组像素数据进行分区重构，以得到分区显示数据；对分区显示数据进行像素时钟还原，以得到像素时钟信号；利用像素时钟驱动像素数据及行场扫描信号进行HDMI2.1信号输出封包编码，以得到HDMI2.1封包编码数据流；将封包编码数据流输出；其中，经过切割的数据以及相对应的有效数据量进行数据的还原；还原操作原理如下，一组经过切割后的数据为[111110000000000000011111000000000011111111111]，首先对该数据在如下位置做标记，每次标记为一次迭代还原的终止位置，^标记符号为一次还原的终止位置点，即为[11111^00000000000000^111111^0000000000^11111111111],还原后对应原始位为[100010011]；具体还原如下，首先计数器进行计数，获取一次还原结点前连续“1”或“0”的数据量，对应还原原始Bit数据，若计数为连续的“0”的个数，则依据获取的个数还原传输的原始位“0”个数，还原一次以后，对有效数据量进行重新计算，排除已还原的数据量后，重复上述操作，直至剩余有效数据量减为0；由于前端输入数据开启了SSC展频，以SSCcenter展频模式设计，当SSC展频范围开至3%时并且数据经过8B10B编码后，此时的最大展频误差=25Bit×0.03%，加上过采样期间的采样误差Δ，设总误差为β（Bit），则 ；经计算β≤+1.75Bit，因此在还原逻辑上，认定连续N+2个“1”或“0”还原为N5位Bit原数据,其中N为理想采样点数，连续27个“1”经过还原逻辑以后还原为5位连续“1”，记：当前次迭代连续“1”或“0”的个数为，初始分割后连续“1”或“0”有效数据量为，初始已还原数据量为=0，那么还原逻辑数据关系如下所示，其中n取值范围为1至最大切割的数据量还原对应的原始位数量；剩余有效数据量: ；当前还原数据量R: ；当前已还原数量: ；其中，Roundx表示对x四舍五入取整数部分，根据所示关系，设定一次切割传输数据量最大为110Bit，还原逻辑中共计最大迭代n=22次可将切割的数据完整还原；所述对解码数据进行字符对齐，以得到字符对齐数据步骤中，对解码数据的数据字符通道进行对齐，使得每个通道字符类型一致，以得到字符对齐数据。

全文数据：

权利要求：

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