申请/专利权人：北京时代民芯科技有限公司;北京微电子技术研究所

申请日：2020-12-09

公开（公告）日：2024-04-02

公开（公告）号：CN112596743B

主分类号：G06F8/61

分类号：G06F8/61

优先权：

专利状态码：有效-授权

法律状态：2024.04.02#授权;2021.04.23#实质审查的生效;2021.04.02#公开

摘要：本发明涉及基于JTAG接口的军用FPGA通用重构电路，该重构电路设计有4个输入管脚、4个输出管脚，可分别与FPGA、CPLD、PROM的管脚连接，接收上位机指令，通过JTAG接口对链路中的FPGA、CPLD、PROM进行回读IDCODE操作，确定器件型号，根据上位机指令，通过JTAG接口对选中器件进行擦除、编程、回读、校验，通过本发明中的重构电路，实现设计产品装机后现场变更系统中FPGA、CPLD设计程序的目的，有效减少产品的外部接口，延长调试线缆的距离，提高装机产品的现场调试效率。

主权项：1.基于JTAG接口的军用FPGA通用重构电路，其特征在于：所述重构电路102连接上位机101、CPLD103、PROM104以及FPGA105；重构电路102接收上位机101发送的指令后，根据传输协议解析指令数据，指令数据包括链路识别指令、器件选择指令、器件擦除指令、器件编程指令、器件回读指令以及器件CRC校验指令；在确定指令数据后，重构电路102将之转化为相应的JTAG指令，对JTAG链路中的CPLD103、PROM104以及FPGA105按照指令进行操作，完成后，向上位机101发送“指令执行完成”响应，并进入接收上位机101指令的待机状态；所述重构电路102包括8个功能管脚，其中输入管脚4个，分别为：时钟管脚CLK、复位管脚RST、通信数据输入管脚UART_IN、JTAG数据输出数据管脚TDO；输出管脚4个，分别为：JTAG时钟管脚TCK、JTAG模式选择管脚TMS、JTAG数据输入管脚TDI、通信数据输出管脚UART_OUT，其中：重构电路102的通信数据输入管脚UART_IN管脚连接上位机101的输出管脚COM_OUT，重构电路102的通信数据输出管脚UART_OUT管脚连接上位机101的输入管脚COM_IN；重构电路102的JTAG时钟管脚TCK管脚连接CPLD103的JTAG时钟管脚TCK_C、连接PROM104的JTAG时钟管脚TCK_P、连接FPGA105的JTAG时钟管脚TCK_F；重构电路102的JTAG模式选择管脚TMS管脚连接CPLD103的JTAG模式选择管脚TMS_C、连接PROM104的JTAG模式选择管脚TMS_P、连接FPGA105的JTAG模式选择管脚TMS_F；重构电路102的JTAG数据输入管脚TDI管脚连接CPLD103的JTAG数据输入选择管脚TDI_C；CPLD103的JTAG数据输出管脚TDO_C连接PROM104的JTAG数据输入管脚TDI_P，PROM104的JTAG数据输出管脚TDO_P连接FPGA105的JTAG数据输入管脚TDI_F；重构电路102的JTAG数据输出数据管脚TDO连接FPGA103的JTAG数据输出选择管脚TDO_F；重构电路102通过CLK管脚接收外部时钟信号，通过RST管脚接收外部复位信号；在重构电路102上电后的任一状态，若将复位管脚RST置为0电平，则重构电路102进入复位状态。

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