申请/专利权人：珠海泰芯半导体有限公司

申请日：2018-12-18

公开（公告）日：2024-04-02

公开（公告）号：CN109450432B

主分类号：H03K19/003

分类号：H03K19/003;H03K19/0175;H03K19/0185

优先权：

专利状态码：有效-授权

法律状态：2024.04.02#授权;2019.04.02#实质审查的生效;2019.03.08#公开

摘要：本发明公开了一种射频输入端口保护电路，包括低压差线性稳压器、第一二极管以及第二二极管，第一二极管的正极与射频输入端口以及第二二极管的负极连接，第二二极管的正极接地，还包括滤波电路与静电防护电路；所述滤波电路的输入端与低压差线性稳压器的输出端连接，输出端与第一二极管的负极连接；所述静电防护电路的输入端与第一二极管的负极连接，输出端接地；本发明通过滤波电路抑制低压差线性稳压器输出电压中的电源干扰和噪声的电压来提供射频输入端口的静电防护电路偏置和直流偏置，提高射频接收电路的电源抑制比；与此同时，本发明通过静电防护电路释放输入射频输入端口的静电，实现射频接收电路的高静电防护。

主权项：1.一种射频输入端口保护电路，包括低压差线性稳压器、第一二极管以及第二二极管，第一二极管的正极与射频输入端口以及第二二极管的负极连接，第二二极管的正极接地，其特征在于：还包括滤波电路与静电防护电路；所述滤波电路的输入端与低压差线性稳压器的输出端连接，输出端与第一二极管的负极连接；所述静电防护电路的输入端与第一二极管的负极连接，输出端接地；所述静电防护电路包括第一静电防护电路以及第二静电防护电路；当输入射频输入端口的静电是由瞬态激发释放的正电荷构成时，输入射频输入端口的静电通过第一静电防护电路释放；当输入射频输入端口的静电是由缓慢累积的正电荷构成时，输入射频输入端口的静电通过第二静电防护电路释放；所述第二静电防护电路包括第五电阻、第六电阻、第二PMOS晶体管、第二反相器、第三反相器以及第五NMOS晶体管；所述第一二极管的负极与第二PMOS晶体管的源极以及第五NMOS晶体管的漏极连接；所述第二PMOS晶体管的栅极与第五电阻的一端连接；所述第二PMOS晶体管的漏极与第六电阻的一端以及第二反相器的输入端连接；所述第二反相器的输出端与第三反相器的输入端连接；所述第三反相器的输出端与第五NMOS晶体管的栅极连接；所述第五电阻的另一端、第六电阻的另一端以及第五NMOS晶体管的源极接地。

全文数据：一种射频输入端口保护电路〖技术领域〗本发明涉及通信技术领域，尤其涉及一种射频输入端口保护电路。〖背景技术〗如图1所示，现有的射频输入端口保护电路包括低压差线性稳压器LDO、第一二极管D1以及第二二极管D2；低压差线性稳压器LDO的输入端接收电源输出的电压VCC，输出端与第一二级管D1的负极连接；第一二极管D1的正极与第二二极管D2的负极连接，第二二极管D2的正极接地GND；第一二极管D1与第二二极管D2的公共极接射频输入端口；射频输入端口接内部电路；低压差线性稳压器LDO用于输出稳定的输出电压VDD给射频输入端口；第一二极管D1和第二二极管D2用于释放射频输入端口的静电。现有技术虽然实现射频输入端口的静电防护，但是射频输入端口仍然存在对射频接收电路比较致命的电源抑制比低的问题。〖发明内容〗本发明的目的旨在提供一种射频输入端口保护电路，实现射频输入电路的高电源抑制比以及高静电防护。本发明由以下技术方案实现：一种射频输入端口保护电路，包括低压差线性稳压器、第一二极管以及第二二极管，第一二极管的正极与射频输入端口以及第二二极管的负极连接，第二二极管的正极接地；所述射频输入端口保护电路还包括滤波电路与静电防护电路；所述滤波电路的输入端与低压差线性稳压器的输出端连接，输出端与第一二极管的负极连接；所述静电防护电路的输入端与第一二极管的负极连接，输出端接地。进一步地，所述静电防护电路包括第一静电防护电路以及第二静电防护电路；当输入射频输入端口的静电是少量正电荷时，输入射频输入端口的静电通过第一静电防护电路释放；当输入射频输入端口的静电是大量正电荷或经过累积的大量正电荷时，输入射频输入端口的静电通过第二静电防护电路释放。作为具体的实施方式，所述第一静电防护电路包括第四电阻、第二电容、第一反相器以及第二NMOS晶体管；所述第一二极管的负极与第四电阻的一端以及第二NMOS晶体管的漏极连接；所述第四电阻的另一端与第二电容的一端以及第一反相器的输入端连接；所述第一反相器的输出端与第二NMOS晶体管的栅极连接；所述第二电容的另一端以及第二NMOS晶体管的源极接地。作为具体的实施方式，所述第一反相器包括第一PMOS晶体管以及第一NMOS晶体管；所述第一PMOS晶体管的栅极以及第一NMOS晶体管的栅极与所述第四电阻的另一端连接；所述第一PMOS晶体管的源极与第一二极管的负极连接；所述第一NMOS晶体管的源极接地；所述第一PMOS晶体管的漏极以及所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极连接。作为具体的实施方式，所述第二静电防护电路包括第五电阻、第六电阻、第二PMOS晶体管、第二反相器、第三反相器以及第五NMOS晶体管；所述第一二极管的负极与第二PMOS晶体管的源极以及第五NMOS晶体管的漏极连接；所述第二PMOS晶体管的栅极与第五电阻的一端连接；所述第二PMOS晶体管的漏极与第六电阻的一端以及第二反相器的输入端连接；所述第二反相器的输出端与第三反相器的输入端连接；所述第三反相器的输出端与第五NMOS晶体管的栅极连接；所述第五电阻的另一端、第六电阻的另一端以及第五NMOS晶体管的源极接地。作为具体的实施方式，所述第二反相器包括第三PMOS晶体管以及第三NMOS晶体管，所述第三PMOS晶体管的栅极以及第三NMOS晶体管的栅极与第二PMOS晶体管的漏极连接，所述第三PMOS晶体管的源极与第一二极管的负极连接，所述第三NMOS晶体管的源极接地，所述第三PMOS晶体管的漏极以及第三NMOS晶体管的漏极与第三反相器的输入端连接，和或，所述第三反相器包括第四PMOS晶体管以及第四NMOS晶体管，所述第四PMOS晶体管的栅极以及第四NMOS晶体管的栅极与第二反相器的输出端连接，所述第四PMOS晶体管的源极与第一二极管的负极连接，所述第四NMOS晶体管的源极接地，所述第四PMOS晶体管的漏极以及第四NMOS晶体管的漏极与第五NMOS晶体管的栅极连接。作为具体的实施方式，所述滤波电路包括第一电阻以及第一电容；所述第一电阻的一端与低压差线性稳压器的输出端连接，另一端与第一电容的一端以及第一二极管的负极连接；所述第一电容的另一端接地。进一步地，所述射频输入端口保护电路还包括分压电路；所述分压电路的输入端与第一电阻和第一电容的公共端连接，输出端与射频输入端口连接，用于输出低压差线性稳压器输出电压的一半电压给射频输入端口。作为具体的实施方式，所述分压电路包括第二电阻以及第三电阻；所述第二电阻的一端与第一电阻和第一电容的公共端连接，另一端与第三电阻的一端以及射频输入端口连接；所述第三电阻的另一端接地；所述第一电阻与第二电阻的电阻值之和等于第三电阻的电阻值。进一步地，所述射频输入端口保护电路还包括分压电路；所述分压电路的输入端与滤波电路的输出端连接，输出端与射频输入端口连接，用于输出低压差线性稳压器输出电压的一半电压给射频输入端口。本发明有益效果：本发明通过滤波电路抑制低压差线性稳压器输出电压中的噪声，提高射频接收电路的电源抑制比；本发明通过静电防护电路释放输入射频输入端口的静电，实现射频接收电路的高静电防护。进一步地，本发明通过第一静电防护电路释放输入射频输入端口的瞬态激发正电荷，通过第二静电防护电路释输入射频输入端口的相对缓慢累积的正电荷。进一步地，本发明通过分压电路输出低压差线性稳压器输出电压的一半电压给射频输入端口，实现射频输入端口的低寄生电容。〖附图说明〗为了更清楚地说明本发明实施例，下面对实施例中所需要使用的附图做简单的介绍。下面描述中的附图仅仅是本发明中的实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1是现有技术射频输入端口保护电路的电路原理图；图2是本发明射频输入端口保护电路的结构框图；图3是本发明射频输入端口保护电路的电路原理图。〖具体实施方式〗下面结合附图，对本发明进行详细的说明。为了使本发明的目的、技术方案、优点更加清楚明白，以下结合附图及实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。如图2所示，一种射频输入端口保护电路包括低压差线性稳压器LDO、第一二极管D1、第二二极管D2、滤波电路、分压电路以及静电防护电路；低压差线性稳压器LDO的输入端与电源的正极连接，接收电源输出的电压VCC；低压差线性稳压器LDO的输出端与滤波电路的输入端连接，输出电压VDD给滤波电路；滤波电路的输出端、分压电路的输入端以及静电防护电路的输入端与第一二极管D1的负极连接；第一二极管D1的正极与射频输入端口、分压电路的输出端以及第二二极管D2的负极连接，射频输入端口与射频接收电路连接；第二二极管D2的正极与静电防护电路的输出端接地GND。在本实施例中，滤波电路通过滤除低压差线性稳压器LDO输出电压VDD中的噪声，提高射频接收电路的电源抑制比；分压电路根据串联电阻分压的原理输出电压VDD2给射频输入端口，保证射频输入端口的偏置电压为VDD2，降低射频输入端口的寄生电容；静电防护电路用于释放输入射频输入端口的静电，实现射频接收电路的高静电防护。在本实施例中，当输入射频输入端口的静电为负电荷时，第一二极管D1截止，第二二极管D2导通，输入射频输入端口的静电通过导通的第二二极管D2释放；当输入射频输入端口的静电为正电荷时，第一二极管D1导通，第二二极管D2截止，输入射频输入端口的静电通过静电防护电路释放。如图3所示，在本实施例中，滤波电路包括第一电阻R1以及第一电容C1；第一电阻R1的一端与低压差线性稳压器LDO的输出端连接，另一端与第一电容C1的一端以及第一二极管D1的负极连接；第一电容C1的另一端接地GND。如图3所示，在本实施例中，分压电路包括第二电阻R2以及第三电阻R3；第二电阻R2的一端与第一二极管D1的负极连接，另一端与第一二极管D1的正极以及第三电阻R3的一端连接，第三电阻R3的另一端接地GND。在本实施例中，R1+R2＝R3；根据电阻串联分压的原理，第一二极管D1正极的电压即射频输入端口的偏置电压＝R3*VDDR1+R2+R3＝VDD2。如图1所示，在本实施例中，静电防护电路包括第一静电防护电路以及第二静电防护电路；当输入射频输入端口的静电是由瞬态激发释放的正电荷构成时，输入射频输入端口的静电通过第一静电防护电路释放；当输入射频输入端口的静电是由缓慢累积的正电荷构成时，输入射频输入端口的静电通过第二静电防护电路释放。在本实施例中，当输入射频输入端口的静电累积时间小于1us时，该静电为瞬态激发释放的正电荷，通过第一静电防护电路释放；当输入射频输入端口的静电累积时间大于等于lus时，该静电为缓慢累积的正电荷，通过第二静电防护电路释放。如图3所示，在本实施例中，第一静电防护电路包括第四电阻R4、第二电容C2、第一PMOS晶体管P1、第一NMOS晶体管N1以及第二NMOS晶体管N2；第一二极管D1的负极与第四电阻R4的一端、第一PMOS晶体管P1的源极以及第二NMOS晶体管N2的漏极连接；第四电阻R4的另一端与第二电容C2的一端、第一PMOS晶体管P1的栅极以及第一NMOS晶体管N1的栅极连接；第一PMOS晶体管P1的漏极以及第一NMOS晶体管N1的漏极与第二NMOS晶体管N2的栅极连接；第二电容C2的另一端、第一NMOS晶体管N1的源极以及第二NMOS晶体管N2的源极接地GND。在本实施例中，第一PMOS晶体管P1与第一NMOS晶体管N1组成了第一反相器；当输入射频输入端口的静电由瞬态激发释放的正电荷构成时，第四电阻R4和第二电容C2的公共端输出给第一PMOS晶体管P1栅极以及第一NMOS晶体管N1栅极的电压即第一反相器输入端的电压为低电平，第一PMOS晶体管P1漏极以及第一NMOS晶体管N1漏极输出的电压即第一反相器输出端的电压为高电平，第一反相器输出高电平给第二NMOS晶体管N2的栅极，使第二NMOS晶体管N2导通，输入到射频输入端口的静电通过导通的第二NMOS晶体管N2释放；当输入射频输入端口的静电由缓慢累积的正电荷构成时，第四电阻R4和第二电容C2的公共端输出给第一PMOS晶体管P1栅极以及第一NMOS晶体管N1栅极的电压即第一反相器输入端的电压变为高电平，第一PMOS晶体管P1漏极以及第一NMOS晶体管N1漏极输出的电压即第一反相器输出端的电压变为低电平，第一反相器输出低电平给第二NMOS晶体管N2的栅极，使第二NMOS晶体管N2断开，输入射频输入端口的静电无法再通过第二NMOS晶体管N2释放，即第一静电防护模块无法释放输入射频输入端口的由缓慢累积的正电荷构成的静电。如图3所示，在本实施例中，第二静电防护电路包括第五电阻R5、第六电阻R6、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第三NMOS晶体管N3、第四NMOS晶体管N4以及第五NMOS晶体管N5；第一二极管D1的负极与第二PMOS晶体管P2的源极、第三PMOS晶体管P3的源极、第四PMOS晶体管P4的源极以及第五NMOS晶体管N5的漏极连接；第二PMOS晶体管P2的栅极与第五电阻R5的一端连接，第二PMOS晶体管P2的漏极与第六电阻R6的一端、第三PMOS晶体管P3的栅极、第三NMOS晶体管N3的栅极连接；第三PMOS晶体管P3的漏极以及第三NMOS晶体管N3的漏极与第四PMOS晶体管P4的栅极以及第四NMOS晶体管N4的栅极连接；第四PMOS晶体管P4的漏极以及第四NMOS晶体管N4的漏极与第五NMOS晶体管N5的栅极连接；第五电阻R5的另一端、第六电阻R6的另一端、第三NMOS晶体管N3的源极、第四NMOS晶体管N4的源极以及第五NMOS晶体管N5的源极接地GND。在本实施例中，第三PMOS晶体管P3与第三NMOS晶体管N3组成了第二反相器，第四PMOS晶体管P4与第四NMOS晶体管N4组成了第三反相器；当输入射频输入端口的静电由瞬态激发释放的正电荷构成时，第二PMOS晶体管P2的漏极输出给第三PMOS晶体管P3栅极以及第三NMOS晶体管N3栅极的电压即第二反相器输入端的电压为低电平，第三PMOS晶体管P3漏极以及第三NMOS晶体管N3漏极输出的电压即第二反相器输出端的电压为高电平，第四PMOS晶体管P4栅极与第四NMOS晶体管N4栅极从第二反相器的输出端接收的电压即第三反相器输入端的电压为高电平，第四PMOS晶体管P4漏极以及第四NMOS晶体管N4漏极输出的电压即第三反相器输出端的电压为低电平，第五NMOS晶体管N5从第三反相器的输出端接收的电压为低电平，第五NMOS晶体管N5断开，输入射频输入端口的静电无法通过第二静电防护电路释放静电，即第二静电防护电路无法释放输入射频输入端口的由瞬态激发释放的正电荷构成的静电；当输入射频输入端口的静电由缓慢累积的正电荷构成时，第二PMOS晶体管P2的漏极输出给第三PMOS晶体管P3栅极以及第三NMOS晶体管N3栅极的电压即第二反相器输入端的电压变为高电平，第三PMOS晶体管P3漏极以及第三NMOS晶体管N3漏极输出的电压即第二反相器输出端的电压变为低电平，第四PMOS晶体管P4栅极与第四NMOS晶体管N4栅极从第二反相器的输出端接收的电压即第三反相器输入端的电压也变为低电平，第四PMOS晶体管P4漏极以及第四NMOS晶体管N4漏极输出的电压即第三反相器输出端的电压变为高电平，第五NMOS晶体管N5从第三反相器的输出端接收的电压也变为高电平，第五NMOS晶体管N5导通，释放输入射频输入端口的静电。以上所述仅是本发明的优选实施例，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

权利要求：1.一种射频输入端口保护电路，包括低压差线性稳压器、第一二极管以及第二二极管，第一二极管的正极与射频输入端口以及第二二极管的负极连接，第二二极管的正极接地，其特征在于：还包括滤波电路与静电防护电路；所述滤波电路的输入端与低压差线性稳压器的输出端连接，输出端与第一二极管的负极连接；所述静电防护电路的输入端与第一二极管的负极连接，输出端接地。2.根据权利要求1所述的射频输入端口保护电路，其特征在于：所述静电防护电路包括第一静电防护电路以及第二静电防护电路；当输入射频输入端口的静电是由瞬态激发释放的正电荷构成时，输入射频输入端口的静电通过第一静电防护电路释放；当输入射频输入端口的静电是由缓慢累积的正电荷构成时，输入射频输入端口的静电通过第二静电防护电路释放。3.根据权利要求2所述的射频输入端口保护电路，其特征在于：所述第一静电防护电路包括第四电阻、第二电容、第一反相器以及第二NMOS晶体管；所述第一二极管的负极与第四电阻的一端以及第二NMOS晶体管的漏极连接；所述第四电阻的另一端与第二电容的一端以及第一反相器的输入端连接；所述第一反相器的输出端与第二NMOS晶体管的栅极连接；所述第二电容的另一端以及第二NMOS晶体管的源极接地。4.根据权利要求3所述的射频输入端口保护电路，其特征在于：所述第一反相器包括第一PMOS晶体管以及第一NMOS晶体管；所述第一PMOS晶体管的栅极以及第一NMOS晶体管的栅极与所述第四电阻的另一端连接；所述第一PMOS晶体管的源极与第一二极管的负极连接；所述第一NMOS晶体管的源极接地；所述第一PMOS晶体管的漏极以及所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的栅极连接。5.根据权利要求2所述的射频输入端口保护电路，其特征在于：所述第二静电防护电路包括第五电阻、第六电阻、第二PMOS晶体管、第二反相器、第三反相器以及第五NMOS晶体管；所述第一二极管的负极与第二PMOS晶体管的源极以及第五NMOS晶体管的漏极连接；所述第二PMOS晶体管的栅极与第五电阻的一端连接；所述第二PMOS晶体管的漏极与第六电阻的一端以及第二反相器的输入端连接；所述第二反相器的输出端与第三反相器的输入端连接；所述第三反相器的输出端与第五NMOS晶体管的栅极连接；所述第五电阻的另一端、第六电阻的另一端以及第五NMOS晶体管的源极接地。6.根据权利要求5所述的射频输入端口保护电路，其特征在于：所述第二反相器包括第三PMOS晶体管以及第三NMOS晶体管，所述第三PMOS晶体管的栅极以及第三NMOS晶体管的栅极与第二PMOS晶体管的漏极连接，所述第三PMOS晶体管的源极与第一二极管的负极连接，所述第三NMOS晶体管的源极接地，所述第三PMOS晶体管的漏极以及第三NMOS晶体管的漏极与第三反相器的输入端连接，和或，所述第三反相器包括第四PMOS晶体管以及第四NMOS晶体管，所述第四PMOS晶体管的栅极以及第四NMOS晶体管的栅极与第二反相器的输出端连接，所述第四PMOS晶体管的源极与第一二极管的负极连接，所述第四NMOS晶体管的源极接地，所述第四PMOS晶体管的漏极以及第四NMOS晶体管的漏极与第五NMOS晶体管的栅极连接。7.根据权利要求1-6任意一项所述的射频输入端口保护电路，其特征在于：所述滤波电路包括第一电阻以及第一电容；所述第一电阻的一端与低压差线性稳压器的输出端连接，另一端与第一电容的一端以及第一二极管的负极连接；所述第一电容的另一端接地。8.根据权利要求7所述的射频输入端口保护电路，其特征在于：还包括分压电路；所述分压电路的输入端与第一电阻和第一电容的公共端连接，输出端与射频输入端口连接，用于输出低压差线性稳压器输出电压的一半电压给射频输入端口。9.根据权利要求8所述的射频输入端口保护电路，其特征在于：所述分压电路包括第二电阻以及第三电阻；所述第二电阻的一端与第一电阻和第一电容的公共端连接，另一端与第三电阻的一端以及射频输入端口连接；所述第三电阻的另一端接地；所述第一电阻与第二电阻的电阻值之和等于第三电阻的电阻值。10.根据权利要求1-6任意一项所述的射频输入端口保护电路，其特征在于：还包括分压电路；所述分压电路的输入端与滤波电路的输出端连接，输出端与射频输入端口连接，用于输出低压差线性稳压器输出电压的一半电压给射频输入端口。

百度查询： 珠海泰芯半导体有限公司 一种射频输入端口保护电路

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