申请/专利权人：合肥工业大学;无锡亚科鸿禹电子有限公司

申请日：2023-12-29

公开（公告）日：2024-04-12

公开（公告）号：CN117875240A

主分类号：G06F30/347

分类号：G06F30/347;G06F1/08;G06F1/12;G06F115/02

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.30#实质审查的生效;2024.04.12#公开

摘要：本发明公开了一种多片FPGA时钟分组动态配置板卡击配置方法，涉及SoC验证领域，包括：主FPGA和子FPGA；主FPGA和子FPGA均各自包括：SceMI模块、时钟配置模块和待测设备；SceMI模块向时钟配置模块发送SceMI总线传输的时钟配置信息，时钟配置模块向待测设备发送时钟配置信号；主FPGA还包括：待测设备启动单元、用户启动单元和或非门；待测设备启动单元和用户启动单元连接或非门的输入端，或非门的输出端连接所有时钟配置模块发送时钟控制信号，时钟控制信号包括组别信息和启动信息；启动信息为ture时，时钟配置模块开始对待测设备进行时钟同步工作。

主权项：1.一种多片FPGA时钟分组动态配置板卡，其特征在于，所述板卡包括：主FPGA和子FPGA；主FPGA和子FPGA均各自包括：SceMI模块1、时钟配置模块2和待测设备3；SceMI模块1向时钟配置模块2发送SceMI总线传输的时钟配置信息，时钟配置模块2向待测设备3发送时钟配置信号；主FPGA还包括：待测设备启动单元8、用户启动单元9和或非门10；待测设备启动单元8和用户启动单元9连接或非门10的输入端，或非门10的输出端连接主FPGA和所有子FPGA的时钟配置模块2，或非门10向所有时钟配置模块2发送时钟控制信号，时钟控制信号包括组别信息和启动信息；具体地，当待测设备启动单元8和用户启动单元9均输出false时，或非门10向所有时钟配置模块2输出的时钟控制信号中的启动信息为ture，时钟配置模块2开始对待测设备3进行时钟同步工作。

全文数据：

权利要求：

百度查询： 合肥工业大学;无锡亚科鸿禹电子有限公司 一种多片FPGA时钟分组动态配置板卡及配置方法

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