申请/专利权人：英特尔公司

申请日：2017-06-14

公开（公告）日：2024-04-12

公开（公告）号：CN109328334B

主分类号：G06F9/30

分类号：G06F9/30

优先权：["20160702 US 15/201,390"]

专利状态码：有效-授权

法律状态：2024.04.12#授权;2019.07.23#实质审查的生效;2019.02.12#公开

摘要：描述了用于执行指令的系统、方法和装置。例如，指令至少包括操作码、用于紧缩数据源操作数的字段以及用于紧缩数据目的地操作数的字段。当被执行时，该指令导致：对于源操作数的每个数据元素位置，将存储在紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到紧缩数据目的地操作数的对应的数据元素位置中。

主权项：1.一种用于处理指令的设备，包括：解码器装置，用于对指令解码，其中，所述指令至少包括操作码、用于紧缩数据源操作数的字段、和用于紧缩数据目的地操作数的字段，所述操作码用于指示多个累积式加法将发生并用于指示要在累积式加法中使用的紧缩数据源操作数的数据元素尺寸；以及执行装置，用于根据所述操作码执行经解码的指令，以便对于源操作数的每个数据元素位置，将存储在所述紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到所述紧缩数据目的地操作数的对应的数据元素位置中。

全文数据：用于累积式求和的系统、装置和方法技术领域本发明的领域总体上关于计算机处理器架构，更具体地关于当被执行时导致特定结果的指令。背景技术指令集或指令集架构ISA是计算机架构中与编程有关的部分，并且可包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出IO。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器供执行的指令，该宏指令与微指令或微操作形成对照，微指令或微操作由处理器的解码器对宏指令解码而产生。指令集架构与微架构不同，微架构是实现ISA的处理器的内部设计。具有不同微架构的处理器可共享共同的指令集。例如，英特尔奔腾四Pentium4处理器、英特尔酷睿Core处理器、以及来自加利福尼亚州桑尼威尔市的超微半导体有限公司的处理器实现几乎相同版本的x86指令集具有已随更新的版本加入的一些扩展，但具有不同的内部设计。例如，可使用公知技术，在不同的微架构中，以不同的方式来实现ISA的相同寄存器架构，这些公知技术包括专用物理寄存器、使用寄存器重命名机制诸如，使用如在美国专利第5,446,912号中描述的寄存器别名表RAT、重排序缓冲器ROB以及引退寄存器堆；使用如在美国专利第5,207,132号中描述的多个映射和寄存器池的一个或多个动态分配的物理寄存器等。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”指代对软件编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要专用性的情况下，形容词“逻辑的”、“架构的”、或“软件可见的”将用于指示寄存器架构中的寄存器寄存器堆，而不同的形容词将用于指定给定微架构中的寄存器例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池。指令集包括一个或多个指令格式。给定的指令格式定义各种字段位的数目、位的位置以指定将要被执行的操作以及将要对其执行那个操作的多个操作数，等等。给定的指令使用给定的指令格式来表达，并且指定操作和操作数。指令流是特定的指令序列，其中，该序列中的每条指令是指令按指令格式的出现。科学应用、金融应用、自动向量化通用应用、RMS识别、挖掘和合成应用视觉和多媒体应用例如，2D3D图形、图像处理、视频压缩解压缩、语音识别算法和音频处理通常需要对大量数据项执行相同的操作被称为“数据并行性”。单指令多数据SIMD是指使处理器对多个数据项执行同一操作的指令类型。SIMD技术尤其适用于可将寄存器中的多个位逻辑地划分成多个固定尺寸的数据元素这些数据元素中的每个数据元素表示单独的值的处理器。例如，64位寄存器中的多个位可被指定为要作为四个单独的16位数据元素而被操作的源操作数，这四个单独的16位数据元素中的每一个都表示单独的16位的值。作为另一示例，可将256位寄存器中的多个位指定为将以下列形式被操作的源操作数：四个单独的64位紧缩数据元素四字Q尺寸数据元素、八个单独的32位紧缩数据元素双字D尺寸数据元素、十六个单独的16位紧缩数据元素字W尺寸数据元素或三十二个单独的8位数据元素字节B尺寸数据元素。该数据类型被称为紧缩数据类型或向量数据类型，并且该数据类型的操作数被称为紧缩数据操作数或向量操作数。换句话说，紧缩数据项或向量指的是紧缩数据元素的序列；并且紧缩数据操作数或向量操作数是SIMD指令也称为紧缩数据指令或向量指令的源操作数或目的地操作数。作为示例，一种类型的SIMD指令指定单个向量操作，该单个向量操作将以纵向方式对两个源向量操作数执行，以生成具有相同尺寸的、具有相同数量的数据元素的以及按照相同数据元素的顺序的目的地向量操作数也被称为结果向量操作数。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地数据元素或结果数据元素。这些源向量操作数具有相同的尺寸，并包含相同宽度的数据元素，因此它们包含相同数量的数据元素。两个源向量操作数中的相同的位的位置中的源数据元素形成数据元素对也称为对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，以此类推。对这些源数据元素对中的每一对单独地执行由该SIMD指令所指定的操作，以生成匹配数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是纵向的，并且由于结果向量操作数尺寸相同，具有相同数量的数据元素且结果数据元素以与源向量操作数相同的数据元素顺序来存储，因此，结果数据元素处于结果向量操作数的、与这些结果数据元素的对应源数据元素对在源向量操作数中的位的位置相同的位的位置处。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令例如，仅具有一个源向量操作数或具有多于两个的源向量操作数的SIMD指令；以横向方式操作的SIMD指令；生成不同尺寸的结果向量操作数的SIMD指令；具有不同尺寸的数据元素的SIMD指令；和或具有不同的数据元素顺序的SIMD指令。应当理解，术语“目的地向量操作数”或“目的地操作数”被定义为执行指令所指定的操作的直接结果，包括将该目的地操作数存储在某位置其是寄存器或位于由该指令所指定的存储器地址处，使得可由另一指令通过由该另一指令指定相同位置将该目的地操作数作为源操作数来访问。附图说明在所附附图中，以示例方式而非限制方式图示本发明，在附图中，类似的附图标记指示类似的要素，其中：图1图示用于处理cumsum指令的硬件的实施例；图2图示根据实施例的cumsum指令的执行的示例；图3图示根据实施例的cumsum指令的执行的示例；图4图示cumsum指令的实施例；图5图示由处理器处理cumsum指令的方法的实施例；图6图示由处理器处理cumsum指令的方法的执行部分的实施例；图7A-图7B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；图8是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；图9是根据本发明的一个实施例的寄存器架构的框图；图10A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布执行流水线两者的框图。图10B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布执行架构核两者的框图；图11A-图11B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块包括相同类型和或不同类型的其他核中的一个逻辑块；图12是根据本发明的实施例的可具有多于一个核、可具有集成存储器控制器以及可具有集成图形器件的处理器1200的框图；图13-图16是示例性计算机架构的框图；以及图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。具体实施方式在以下描述中，陈述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。在说明书中提到“一个实施例”、“实施例”、“示例实施例”等指示所描述的实施例可包括特定的特征、结构或特性，但是，每一个实施例可以不一定包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。累积式和是给定序列的部分和的序列。例如，序列{a,b,c,...}的累积式和为a、a+b、a+b+c等。对于其中当前迭代的值依赖于先前迭代的循环，尽管具有循环携带的依赖关系，高效的横向累积式和以及乘积还是可能允许有益的向量化。作为简单的示例，考虑以下循环：其中,funi表示用于基于循环索引来计算值的某个可向量化函数。在该示例中，通过i进行索引的a值依赖于先前迭代中的值，从而得到使高效向量化变得困难的依赖关系。利用用于横向累积和的单指令多数据SIMD扩展例如,cumsum，可用单条指令使循环向量化，以处置可在硬件中优化的循环携带的数据依赖关系。该问题的更实际的示例发生在用于生成决策树的机器学习算法中。决策树算法递归地搜索特征的对输出数据进行最佳分类的分割点。例如，流式视频服务可预测如果一个人小于13岁则将喜欢电影。在训练过程中，评估特征例如，年龄的每个分割点对于N个记录有多达N-1个分割点。对于每个分割点，基于将如何分割输出类例如，25岁的人中，有43％的人喜欢电影来计算某个度量例如，基于香农熵的信息增益、GINI等。为了高效地评估许多可能的分割点，按值对每个特征排序。对经排序的数据的循环允许迅速更新在分割度量中使用的类计数，但也引入多个循环携带的依赖关系。下文中示出来自NU-Minebench2.0中的ScalParC决策树算法的GINI计算的代码列表。在该列表中，j对那个记录的类标签进行索引。存在针对CaboveC上、CbelowC下、split_above分割_上和split_below分割_下的循环依赖关系。取决于类的数量，冲突检测算法相对于向量宽度的大量的类可以对于Cabove、Cbelow依赖关系以及可被保持在寄存器中的少量的类的累积和最佳地执行。累积和操作可用于解决split_above和split_below中的依赖关系。可利用预测来处置用于找到最大分割点mgini,spointer的标量更新，以便利用在如下所示的循环的结尾处的约简来计算逐通道的最大值。本文中详述的是使用累积式和“cumsum”指令的装置、系统和方法的实施例，该累积式和指令当由硬件处理器执行时，使得对于紧缩数据源操作数的每个数据元素位置计算累积式和，并将累积式和存储在紧缩数据目的地操作数的对应数据元素位置中。图1图示用于处理cumsum指令的硬件的实施例。所图示的硬件典型地是硬件处理器或核的部分，诸如，中央处理单元、加速器等的部分。cumsum指令由解码电路101接收。例如，解码电路101从取出逻辑电路接收该指令。cumsum指令包括用于源操作数例如，紧缩数据寄存器有时称为向量寄存器或存储器位置和目的地操作数例如，紧缩数据寄存器有时称为向量寄存器或存储器位置的字段。将在稍后详述指令格式的更详细的实施例。解码电路101将cumsum指令解码为一个或多个操作。在一些实施例中，该解码包括：生成将由执行电路诸如，执行电路109执行的多个微操作。解码电路101还对指令前缀解码。在一些实施例中，寄存器重命名、寄存器分配和或调度电路103提供用于以下一项或多项的功能：1将逻辑操作数值重命名为物理操作数值例如，一些实施例中的寄存器别名表；2将状态位和标志分配给经解码的指令；和或3例如，在一些实施例中，使用预留站调度经解码的指令供在指令池外部的执行电路上执行。寄存器寄存器堆105和存储器107将数据存储为将由执行电路109操作的cumsum指令的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。寄存器105还可包括如本文中所详述的写掩码寄存器。执行电路109执行经解码的cumsum指令，以对于紧缩数据源操作数的每个数据元素位置计算累积式和，并将该累积式和存储在紧缩数据目的地操作数的对应的数据元素位置中。在一些实施例中，引退电路111在架构上提交结果例如，将目的地寄存器提交到寄存器105中，并且引退该指令。图2图示根据实施例的cumsum指令的执行的示例。该示例不旨在是限制性的。例如，虽然该示例使用低位优先littleendian格式，但是本文中的教导允许高位优先bigendian格式执行。典型地，要提取的紧缩数据元素的数量和紧缩数据元素的尺寸取决于指令编码数据元素尺寸。由此，不同数量的诸如，2个、4个、8个、16个、32个或64个紧缩数据元素可以在紧缩数据源中。紧缩数据目的地寄存器尺寸包括64位、128位、256位和512位。在该示例中，源201例如，紧缩数据寄存器或存储器位置包括四个紧缩数据元素。最低有效的数据元素位置将“2”存储为其值，并且最高有效的数据元素位置将“10”存储为其值。这些值被示出为是十进制的，然而，典型地，它们被存储为二进制值或十六进制值。算术电路203在图示中称为“加法电路”以强调正在执行加法用于执行加法，该算术电路203诸如算术逻辑单元。具体地，来自源201的每个数据元素位置的值与在先数据元素位置的所有值相加。例如，在最低有效的数据元素位置中，不需要加法，因为没有在先数据元素位置。然而，对于次低有效的数据元素位置，那个位置的值在该示例中为1与存储在先于该位置的数据元素位置中的值相加在该示例中，2与1相加。在一些实施例中，独立的算术电路用于多个加法。在其他实施例中，同一算术电路用于多个加法。每个加法的结果或在最低有效的数据元素位置的情况下，没有加法被存储在目的地205例如，紧缩数据寄存器或存储器位置中的对应的数据元素位置中。图3图示根据实施例的cumsum指令的执行的示例。该示例不旨在是限制性的。例如，虽然该示例使用低位优先格式，但是本文中的教导允许高位优先格式执行。典型地，要提取的紧缩数据元素的数量和紧缩数据元素的尺寸取决于指令编码数据元素尺寸。由此，不同数量的诸如，2个、4个、8个、16个、32个或64个紧缩数据元素可以在紧缩数据源中。紧缩数据目的地寄存器尺寸包括64位、128位、256位和512位。在该示例中，源301例如，紧缩数据寄存器或存储器位置包括四个紧缩数据元素。最低有效的数据元素位置将“2”存储为其值，并且最高有效的数据元素位置将“10”存储为其值。这些值被示出为是十进制的，然而，典型地，它们被存储为二进制值或十六进制值。算术电路303在图示中称为“加法电路”以强调正在执行加法用于执行加法，该算术电路303诸如算术逻辑单元。具体地，来自源301的每个数据元素位置的值与在先数据元素位置的所有值相加。例如，在最低有效的数据元素位置中，不需要加法，因为没有在先数据元素位置。然而，对于次低有效的数据元素位置，那个位置的值在该示例中为1与存储在先于该位置的数据元素位置中的值相加在该示例中，2与1相加。在一些实施例中，独立的算术电路用于这些加法。在其他实施例中，同一算术电路用于这些加法。每个加法的结果或在最低有效的数据元素位置的情况下，没有加法根据掩码307诸如，本文中详述的写掩码寄存器的值被存储在目的地305例如，紧缩数据寄存器或存储器位置中的对应的数据元素位置中。例如，当掩码307的对应数据元素位置为“1”时，将结果写入到目的地中。当掩码307的对应数据元素位置为“0”时，不将结果写入到目的地中。当然，可使用将“0”用作写入的指示的约定。用于cumsum指令的格式包括字段的实施例为cumsum{BWDQ}{k}DSTSRC。在一些实施例中，cumsum{BWDQ}是该指令的操作码。BWDQ将源目的地的数据元素尺寸指示为字节、字、双字和四字。DSTSRC是紧缩数据源寄存器和紧缩数据目的地寄存器。K是如本文中所详述的在一些实施例中使用的写掩码。用于cumsum指令的格式包括字段的另一实施例为cumsum{BWDQ}{k}DST,SRC。在一些实施例中，cumsum{BWDQ}是该指令的操作码。BWDQ将源目的地的数据元素尺寸指示为字节、字、双字和四字。DST是紧缩数据目的地寄存器，并且SRC是紧缩数据源寄存器。K是如本文中所详述的在一些实施例中使用的写掩码。用于cumsum指令的格式包括字段的另一实施例为cumsum{BWDQ}{k}DST,SRCMEM。在一些实施例中，cumsum{BWDQ}是该指令的操作码。BWDQ将源目的地的数据元素尺寸指示为字节、字、双字和四字。DST是紧缩数据目的地寄存器，并且SRCMEM是源存储器位置。K是如本文中所详述的在一些实施例中使用的写掩码。用于cumsum指令的格式包括字段的另一实施例为cumsum{BWDQ}{k}DSTMEM,SRCMEM。在一些实施例中，cumsum{BWDQ}是该指令的操作码。BWDQ将源目的地的数据元素尺寸指示为字节、字、双字和四字。DSTMEM是目的地存储器位置，并且SRCMEM是源存储器位置。K是如本文中所详述的在一些实施例中使用的写掩码。用于cumsum指令的格式包括字段的另一实施例为cumsum{BWDQ}{k}DSTMEM,SRC。在一些实施例中，cumsum{BWDQ}是该指令的操作码。BWDQ将源目的地的数据元素尺寸指示为字节、字、双字和四字。DSTMEM是目的地存储器位置，并且SRC是源紧缩数据寄存器。K是如本文中所详述的在一些实施例中使用的写掩码。在实施例中，指令的编码包括间接地标识存储器中的多个经索引的目的地位置的比例-索引-基址SIB型存储器寻址操作数。在一个实施例中，SIB型存储器操作数包括标识基址寄存器的编码。基址寄存器的内容表示存储器中的基址，存储器中的特定目的地位置的地址通过该基址来计算。例如，基址是用于扩展向量指令的潜在的目的地位置的块中的第一位置的地址。在一个实施例中，SIB型存储器操作数包括标识索引寄存器的编码。索引寄存器的每个元素指定索引或偏移值，该索引或偏移值能用于通过基址来计算潜在的目的地位置的块内的相应目的地位置的地址。在一个实施例中，SIB型存储器操作数包括指定在计算相应目的地地址时要应用于每个索引值的比例因子的编码。例如，如果比例因子值4被编码在SIB型存储器操作数中，则从索引寄存器的元素获取的每个索引值乘以4，随后与基址相加以计算目的地地址。在一个实施例中，vm32{x,y,z}形式的SIB型存储器操作数标识使用SIB型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同的基址寄存器、常数比例因子和包含各自都为32位的索引值的个别元素的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是XMM寄存器vm32x、YMM寄存器vm32y或ZMM寄存器vm32z。在另一实施例中，vm64{x,y,z}形式的SIB型存储器操作数标识使用SIB型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同的基址寄存器、常数比例因子和包含各自都为64位的索引值的个别元素的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是XMM寄存器vm64x、YMM寄存器vm64y或ZMM寄存器vm64z。在一些实施例中，cumsum指令包括写掩码寄存器操作数。写掩码用于有条件地控制逐元素的操作以及结果的更新。取决于实现方式，该写掩码使用合并掩蔽或归零掩蔽。以断言写掩码、写入掩码或k寄存器操作数进行编码的指令使用那个操作数来有条件地控制逐元素的计算操作以及结果到目的地操作数的更新。该断言操作数被称为操作掩码写掩码寄存器。该操作掩码是尺寸为MAX_KL64位的八个架构寄存器的集合。注意，从该8个架构寄存器的集合，仅k1至k7可被寻址为断言操作数。k0可用作常规的源或目的地，但不能被编码为断言操作数。也注意到，断言操作数可用于启用对具有存储器操作数源或目的地的一些指令的存储器故障抑制。作为断言操作数，操作掩码寄存器包含一个位来支配对向量寄存器的每个数据元素的操作更新。一般而言，操作掩码寄存器可支持具有如下元素尺寸的指令：单精度浮点float32、整数双字int32、双精度浮点float64、整数四字int64。操作掩码寄存器的长度MAX_KL足以处置多达64个元素，对于每个元素有一个位，即，64个位。对于给定的向量长度，每条指令仅访问基于其数据类型所需数量的最低有效的掩码位。操作掩码寄存器以逐元素的粒度影响指令。因此，每个数据元素的任何数值或非数值操作以及中间结果至目的地操作数的逐元素更新在操作掩码寄存器的对应位上被断言。在大多数实施例中，充当断言操作数的操作掩码遵从以下属性：1如果对应的操作掩码位未被置位这暗示没有异常或违例会由对掩蔽关闭masked-off的元素的操作导致，因此，作为掩蔽关闭的操作的结果，没有异常标志被更新，则不对元素执行指令的操作；2如果对应的写掩码位未被置位，则不用操作的结果更新目的地元素。相反，目的地元素值必须被保留合并掩蔽，或者它必须被归零归零掩蔽；3对于具有存储器操作数的一些指令，对于具有掩码位0的元素，存储器故障被抑制。注意，该特征提供了用于实现控制流断言的通用构想，因为掩码实际上为向量寄存器目的地提供了合并行为。作为替代，掩蔽可用于归零而不是合并，使得用0来更新被掩蔽掉的元素，而不是保留旧值。提供归零行为，以便当不需要对旧值的隐式依赖关系时去除该对旧值的隐式依赖关系。图4图示cumsum指令的实施例，该cumsum指令包括用于操作码401、目的地操作数403、源操作数405根据需要以及一些实施例中的写掩码操作数407的字段。图5图示由处理器处理cumsum指令的方法的实施例。在501处，取出指令。例如，取出cumsum指令。该cumsum指令包括用于操作码、紧缩数据源操作数和紧缩数据目的地操作数的字段。在一些实施例中，该cumsum指令包括用于写掩码操作数的字段。在一些实施例中，从指令高速缓存取出该指令。在503处，对取出的指令解码。例如，由诸如本文中所详述的解码电路对取出的cumsum指令解码。在一些实施例中，将该指令解码为一个或多个微操作。在505处，检取与经解码的指令的源操作数相关联的数据。例如，从源地址处开始访问来自存储器的连续的元素，或者访问源和或目的地紧缩数据寄存器。在507处，由诸如本文中所详述的执行电路硬件执行经解码的指令。对于cumsum指令，该执行将会：对于紧缩数据源操作数的每个数据元素位置，将存储在该紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到紧缩数据目的地操作数的对应的数据元素位置中。在一些实施例中，每个结果的存储依赖于在写掩码中的对应位置处的写掩码值。取决于实施例，可串行地或并行地完成这些加法。在一些实施例中，在509处，提交或引退指令。图6图示由处理器处理cumsum指令的方法的执行部分的实施例。在601处，将源操作数的第一数据元素位置的值存储到目的地操作数中与源操作数的第一数据元素位置对应的数据元素位置处。例如，将来自源操作数诸如，紧缩数据寄存器或存储器位置的最低有效的数据元素位置的值存储到目的地操作数诸如，紧缩数据寄存器或存储器位置的最低有效的数据元素位置中。其示例在图2中示出：将“2”从源201的最低有效的数据元素位置存储到目的地205中。在603处，将来自源的第一数据元素位置的值与来自源的第二后续的数据元素位置的值相加，该源的第二后续的数据元素位置紧邻源的第一数据元素位置并且大于源的第一数据元素位置。例如，来自源的次低有效的数据元素的值与源的最低有效的数据元素位置的值相加。其示例在图2中示出：“2”与来自源201的“1”相加。存储603的加法的结果，并将该结果存储到目的地中与较大的数据元素位置205对应的数据元素位置处。其示例在图2中示出：“2”与来自源201的“1”相加，并且作为“3”被存储到目的地的、与源的次低有效的数据元素对应的数据元素位置中。在一些实施例中，该存储受制于如前文所详述的写掩码。在607处，判定是否已对源中的所有数据元素位置求值源中的所有数据元素位置在必要的情况下是否都已经历加法。当已对所有数据元素位置求值时，该执行已完成。当不是已对所有数据元素位置求值时，在609处，将来自603的加法的值与来自源的下一数据元素位置的值相加，该源的下一数据元素位置紧邻603的后续数据元素位置并且大于603的后续数据元素位置。存储609的加法的结果，并将该结果存储到目的地中与较大的数据元素位置对应的数据元素位置处。在一些实施例中，该存储受制于如前文所详述的写掩码。在607处，判定是否已对源中的所有数据元素位置求值源中的所有数据元素位置在必要的情况下是否都已经历加法。以下附图详细示出用于实现上述内容的实施例的示例性架构和系统。在一些实施例中，上文所述的一个或多个硬件组件和或指令如下文所详述地仿真，或实现为软件模块。上文详述的多条指令的实施例能以下文详述的“通用向量友好指令格式”来具体化。在其他实施例中，不利用此类格式，并且使用另一指令格式，然而，下文对于写掩码寄存器、各种数据变换混合、广播等、寻址等一般适用于上文对多条指令的实施例的描述。另外，在下文中详述示例性系统、架构和流水线。上文中多条指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段例如，位的数量、位的位置以指定将要执行的操作例如，操作码以及将对其执行该操作的多个操作数和或多个其他数据字段例如，掩码，等等。通过指令模板或子格式的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括的不同子集，和或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD加法指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数源1目的地以及源2的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和或发布了被称为高级向量扩展AVXAVX1和AVX2和利用向量扩展VEX编码方案的SIMD扩展集参见例如2014年9月的64和IA-32架构软件开发者手册；并且参见2014年10月的高级向量扩展编程参考。示例性指令格式本文中所描述的多条指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。多条指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。通用向量友好指令格式向量友好指令格式是适于向量指令例如，存在专用于向量操作的特定字段的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。图7A-图7B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图7A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图7B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式700定义A类和B类指令模板，这两者都包括无存储器访问705的指令模板和存储器访问720的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度或尺寸与32位4字节或64位8字节数据元素宽度或尺寸并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成；64字节向量操作数长度或尺寸与16位2字节或8位1字节数据元素宽度或尺寸；32字节向量操作数长度或尺寸与32位4字节、64位8字节、16位2字节或8位1字节数据元素宽度或尺寸；以及16字节向量操作数长度或尺寸与32位4字节、64位8字节、16位2字节、或8位1字节数据元素宽度或尺寸；但是替代实施例可支持更大、更小和或不同的向量操作数尺寸例如，256字节向量操作数与更大、更小或不同的数据元素宽度例如，128位16字节数据元素宽度。图7A中的A类指令模板包括：1在无存储器访问705的指令模板内，示出无存储器访问的完全舍入控制型操作710的指令模板、以及无存储器访问的数据变换型操作715的指令模板；以及2在存储器访问720的指令模板内，示出存储器访问的时效性725的指令模板和存储器访问的非时效性730的指令模板。图7B中的B类指令模板包括：1在无存储器访问705的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作712的指令模板以及无存储器访问的写掩码控制的vsize型操作717的指令模板；以及2在存储器访问720的指令模板内，示出存储器访问的写掩码控制727的指令模板。通用向量友好指令格式700包括以下列出的按照在图7A-7B中图示的顺序的如下字段。格式字段740——该字段中的特定值指令格式标识符值唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。基础操作字段742——其内容区分不同的基础操作。寄存器索引字段744——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ例如，32x512、16x128、32x1024、64x1024寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地。修饰符modifier字段746——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问705的指令模板746A与存储器访问720的指令模板之间进行区分。存储器访问操作读取和或写入到存储器层次在一些情况下，使用寄存器中的值来指定源和或目的地地址，而非存储器访问操作不这样例如，源和或目的地是寄存器。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。扩充操作字段750——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段768、α字段752和β字段754。扩充操作字段750允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。比例字段760——其内容允许用于存储器地址生成例如，用于使用2比例*索引+基址的地址生成的索引字段的内容的按比例缩放。位移字段762A——其内容用作存储器地址生成的一部分例如，用于使用2比例*索引+基址+位移的地址生成。位移因数字段762B注意，位移字段762A直接在位移因数字段762B上的并置指示使用一个或另一个——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸N的位移因数——其中N是存储器访问中的字节数量例如，用于使用2比例*索引+基址+按比例缩放的位移的地址生成。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸N以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段774稍后在本文中描述和数据操纵字段754C确定。位移字段762A和位移因数字段762B不用于无存储器访问705的指令模板和或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段762A和位移因数字段762B是任选的。数据元素宽度字段764——其内容区分将使用多个数据元素宽度中的哪一个在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令。如果支持仅一个数据元素宽度和或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。写掩码字段770——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行由基础操作和扩充操作指定的任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行由基础操作和扩充操作指定的任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力即，从第一个到最后一个正被修改的元素的跨度，然而，被修改的元素不一定要是连续的。由此，写掩码字段770允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段770的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器并且由此，写掩码字段770的内容间接地标识要执行的掩蔽的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段770的内容直接指定要执行的掩蔽。立即数字段772——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。类字段768——其内容在不同类的指令之间进行区分。参考图7A-图7B，该字段的内容在A类和B类指令之间进行选择。在图7A-图7B中，圆角方形用于指示特定的值存在于字段中例如，在图7A-图7B中分别用于类字段768的A类768A和B类768B。A类指令模板在A类非存储器访问705的指令模板的情况下，α字段752被解释为其内容区分要执行不同扩充操作类型中的哪一种例如，针对无存储器访问的舍入型操作710和无存储器访问的数据变换型操作715的指令模板分别指定舍入752A.1和数据变换752A.2的RS字段752A，而β字段754区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移比例字段762B不存在。无存储器访问的指令模板——完全舍入控制型操作在无存储器访问的完全舍入控制型操作710的指令模板中，β字段754被解释为其多个内容提供静态舍入的舍入控制字段754A。尽管在本发明的所述实施例中舍入控制字段754A包括抑制所有浮点异常SAE字段756和舍入操作控制字段758，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念字段中的一个或另一个例如，可仅具有舍入操作控制字段758。SAE字段756——其内容区分是否禁用异常事件报告；当SAE字段756的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。舍入操作控制字段758——其内容区分要执行一组舍入操作中的哪一个例如，向上舍入、向下舍入、向零舍入以及就近舍入。由此，舍入操作控制字段758允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容覆盖override该寄存器值。无存储器访问的指令模板－数据变换型操作在无存储器访问的数据变换型操作715的指令模板中，β字段754被解释为数据变换字段754B，其内容区分要执行多个数据变换中的哪一个例如，无数据变换、混合、广播。在A类存储器访问720的指令模板的情况下，α字段752被解释为驱逐提示字段752B，其内容区分要使用驱逐提示中的哪一个在图7A中，对于存储器访问时效性725的指令模板和存储器访问非时效性730的指令模板分别指定时效性的752B.1和非时效性的752B.2，而β字段754被解释为数据操纵字段754C，其内容区分要执行多个数据操纵操作也称为基元primitive中的哪一个例如，无操纵、广播、源的向上转换以及目的地的向下转换。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移比例字段762B。向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。存储器访问的指令模板——时效性的时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。存储器访问的指令模板——非时效性的非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。B类指令模板在B类指令模板的情况下，α字段752被解释为写掩码控制Z字段752C，其内容区分由写掩码字段770控制的写掩蔽应当是合并还是归零。在B类非存储器访问705的指令模板的情况下，β字段754的一部分被解释为RL字段757A，其内容区分要执行不同扩充操作类型中的哪一种例如，针对无存储器访问的写掩码控制部分舍入控制类型操作712的指令模板和无存储器访问的写掩码控制VSIZE型操作717的指令模板分别指定舍入757A.1和向量长度VSIZE757A.2，而β字段754的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移比例字段762B不存在。在无存储器访问的写掩码控制部分舍入控制型操作710的指令模板中，β字段754的其余部分被解释为舍入操作字段759A，并且禁用异常事件报告给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。舍入操作控制字段759A——正如舍入操作控制字段758，其内容区分要执行一组舍入操作中的哪一个例如，向上舍入、向下舍入、向零舍入以及就近舍入。由此，舍入操作控制字段759A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容覆盖该寄存器值。在无存储器访问的写掩码控制VSIZE型操作717的指令模板中，β字段754的其余部分被解释为向量长度字段759B，其内容区分要执行多个数据向量长度中的哪一个例如，128字节、256字节或512字节。在B类存储器访问720的指令模板的情况下，β字段754的一部分被解释为广播字段757B，其内容区分是否要执行广播型数据操纵操作，而β字段754的其余部分被解释为向量长度字段759B。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移比例字段762B。针对通用向量友好指令格式700，示出完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度字段764。尽管示出了其中完整操作码字段774包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段774包括少于所有的这些字段。完整操作码字段774提供操作代码操作码。扩充操作字段750、数据元素宽度字段764和写掩码字段770允许逐指令地以通用向量友好指令格式指定这些特征。写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和或科学吞吐量计算的核可仅支持A类，并且旨在用于通用计算和图形和或科学吞吐量计算两者的核可支持A类和B类两者当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为例如，及时编译或静态编译各种不同的可执行形式，这些可执行形式包括：1仅具有由用于执行的目标处理器支持的多个类的指令的形式；或者2具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。示例性专用向量友好指令格式图8是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图8示出专用向量友好指令格式800，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式800是专用的。专用向量友好指令格式800可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展例如，AVX中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MODRM字段、SIB字段、位移字段和立即数字段一致。图示来自图7的字段，来自图8的字段映射到来自图7的字段。应当理解，虽然出于说明的目的在通用向量友好指令格式700的上下文中参考专用向量友好指令格式800描述了本发明的实施例，但是本发明不限于专用向量友好指令格式800，除非另有声明。例如，通用向量友好指令格式700构想了各种字段的各种可能的尺寸，而专用向量友好指令格式800示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式800中数据元素宽度字段764被图示为一位字段，但是本发明不限于此即，通用向量友好指令格式700构想数据元素宽度字段764的其他尺寸。通用向量友好指令格式700包括以下列出的按照图8A中图示的顺序的如下字段。EVEX前缀字节0-3802——以四字节形式进行编码。格式字段740EVEX字节0，位[7:0]——第一字节EVEX字节0是格式字段740，并且它包含0x62在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值。第二－第四字节EVEX字节1-3包括提供专用能力的多个位字段。REX字段805EVEX字节1，位[7-5]——由EVEX.R位字段EVEX字节1，位[7]–R、EVEX.X位字段EVEX字节1，位[6]–X以及757BEX字节1，位[5]–B组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位rrr、xxx和bbb进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。REX’字段710——这是REX’字段710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段EVEX字节1，位[4]–R’。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以在公知x86的32位模式下与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODRM字段在下文中描述中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。操作码映射字段815EVEX字节1，位[3:0]–mmmm——其内容对隐含的前导操作码字节0F、0F38或0F3进行编码。数据元素宽度字段764EVEX字节2，位[7]–W——由记号EVEX.W表示。EVEX.W用于定义数据类型32位数据元素或64位数据元素的粒度尺寸。EVEX.vvvv820EVEX字节2，位[6:3]-vvvv——EVEX.vvvv的作用可包括如下：1EVEX.vvvv对以反转1补码形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段820对以反转1补码的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。EVEX.U768类字段EVEX字节2，位[2]-U——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。前缀编码字段825EVEX字节2，位[1:0]-pp——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀66H、F2H、F3H的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。α字段752EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示——如先前所述，该字段是针对上下文的。β字段754EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示——如前所述，此字段是针对上下文的。REX’字段710——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段EVEX字节3，位[3]–V’。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。写掩码字段770EVEX字节3，位[2:0]-kkk——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现。实操作码字段830字节4还被称为操作码字节。操作码的一部分在该字段中被指定。MODRM字段840字节5包括MOD字段842、Reg字段844和RM字段846。如先前所述的，MOD字段842的内容将存储器访问操作和非存储器访问操作区分开。Reg字段844的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。RM字段846的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。比例、索引、基址SIB字节字节6——如先前所述的，比例字段750的内容用于存储器地址生成。SIB.xxx854和SIB.bbb856——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。位移字段762A字节7-10——当MOD字段842包含10时，字节7-10是位移字段762A，并且它与传统32位位移disp32一样地工作，并且以字节粒度工作。位移因数字段762B字节7——当MOD字段842包含01时，字节7是位移因数字段762B。该字段的位置与以字节粒度工作的传统x86指令集8位位移disp8的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段762B是disp8的重新解释；当使用位移因数字段762B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸N来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度单个字节用于位移，但具有大得多的范围。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段762B替代传统x86指令集8位位移。由此，位移因数字段762B以与x86指令集8位位移相同的方式被编码因此，在ModRMSIB编码规则中没有变化，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移。立即数字段772如先前所述地操作。完整操作码字段图8B是图示根据本发明的一个实施例的构成完整操作码字段774的具有专用向量友好指令格式800的字段的框图。具体地，完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度W字段764。基础操作字段742包括前缀编码字段825、操作码映射字段815和实操作码字段830。寄存器索引字段图8C是图示根据本发明的一个实施例的构成寄存器索引字段744的具有专用向量友好指令格式800的字段的框图。具体地，寄存器索引字段744包括REX字段805、REX’字段810、MODRM.reg字段844、MODRM.rm字段846、VVVV字段820、xxx字段854和bbb字段856。扩充操作字段图8D是图示根据本发明的一个实施例的构成扩充操作字段750的具有专用向量友好指令格式800的字段的框图。当类U字段768包含0时，它表明EVEX.U0A类768A；当它包含1时，它表明EVEX.U1B类768B。当U＝0且MOD字段842包含11表明无存储器访问操作时，α字段752EVEX字节3，位[7]–EH被解释为rs字段752A。当rs字段752A包含1舍入752A.1时，β字段754EVEX字节3，位[6:4]–SSS被解释为舍入控制字段754A。舍入控制字段754A包括一位SAE字段756和两位舍入操作字段758。当rs字段752A包含0数据变换752A.2时，β字段754EVEX字节3，位[6:4]–SSS被解释为三位数据变换字段754B。当U＝0且MOD字段842包含00、01或10表明存储器访问操作时，α字段752EVEX字节3，位[7]–EH被解释为驱逐提示EH字段752B，并且β字段754EVEX字节3，位[6:4]–SSS被解释为三位数据操纵字段754C。当U＝1时，α字段752EVEX字节3，位[7]–EH被解释为写掩码控制Z字段752C。当U＝1且MOD字段842包含11表明无存储器访问操作时，β字段754的一部分EVEX字节3，位[4]–S0被解释为RL字段757A；当它包含1舍入757A.1时，β字段754的其余部分EVEX字节3，位[6-5]–S2-1被解释为舍入操作字段759A，而当RL字段757A包含0VSIZE757.A2时，β字段754的其余部分EVEX字节3，位[6-5]-S2-1被解释为向量长度字段759BEVEX字节3，位[6-5]–L1-0。当U＝1且MOD字段842包含00、01或10表明存储器访问操作时，β字段754EVEX字节3，位[6:4]–SSS被解释为向量长度字段759BEVEX字节3，位[6-5]–L1-0和广播字段757BEVEX字节3，位[4]–B。示例性寄存器架构图9是根据本发明的一个实施例的寄存器架构900的框图。在所图示的实施例中，有32个512位宽的向量寄存器910；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖overlay在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位ymm寄存器的较低阶128个位覆盖在寄存器xmm0-15上。专用向量友好指令格式800对这些被覆盖的寄存器堆操作，如在以下表格中所图示。换句话说，向量长度字段759B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段759B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式800的B类指令模板对紧缩或标量单双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmmymmxmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。写掩码寄存器915——在所图示的实施例中，存在8个写掩码寄存器k0至k7，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器915的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。通用寄存器925——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。标量浮点栈寄存器堆x87栈945，在其上面重叠了MMX紧缩整数平坦寄存器堆950——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对326480位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。示例性核架构、处理器和计算机架构处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1旨在用于通用计算的通用有序核；2旨在用于通用计算的高性能通用乱序核；3旨在主要用于图形和或科学吞吐量计算的专用核。不同处理器的实现可包括：1CPU，其包括旨在用于通用计算的一个或多个通用有序核和或旨在用于通用计算的一个或多个通用乱序核；以及2协处理器，其包括旨在主要用于图形和或科学吞吐量的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1在与CPU分开的芯片上的协处理器；2在与CPU相同的封装中但在分开的管芯上的协处理器；3与CPU在相同管芯上的协处理器在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和或科学吞吐量逻辑；以及4芯片上系统，其可以将所描述的CPU有时被称为多个应用核或多个应用处理器、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。示例性核架构有序和乱序核框图图10A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布执行流水线的框图。图10B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布执行架构核的框图。图10A-图10B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、解码级1006、分配级1008、重命名级1010、调度也被称为分派或发布级1012、寄存器读取存储器读取级1014、执行级1016、写回存储器写入级1018、异常处置级1022和提交级1024。图10B示出处理器核1090，该处理器核1090包括前端单元1030，该前端单元1030耦合到执行引擎单元1050，并且前端单元1030和执行引擎单元1050两者都耦合到存储器单元1070。核1090可以是精简指令集计算RISC核、复杂指令集计算CISC核、超长指令字VLIW核、或混合或替代的核类型。作为又一选项，核1090可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元GPGPU核、图形核，等等。前端单元1030包括分支预测单元1032，该分支预测单元1032耦合到指令高速缓存单元1034，该指令高速缓存单元1034耦合到指令转换后备缓冲器TLB1036，该指令转换后备缓冲器1036耦合到指令取出单元1038，该指令取出单元1038耦合到解码单元1040。解码单元1040或解码器可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1040可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列PLA、微代码只读存储器ROM等。在一个实施例中，核1090包括存储用于某些宏指令的微代码的微代码ROM或其他介质例如，在解码单元1040中，或以其他方式在前端单元1030内。解码单元1040耦合到执行引擎单元1050中的重命名分配器单元1052。执行引擎单元1050包括重命名分配器单元1052，该重命名分配器单元1052耦合到引退单元1054和一个或多个调度器单元的集合1056。多个调度器单元1056表示任何数量的不同调度器，包括预留站、中央指令窗等。多个调度器单元1056耦合到多个物理寄存器堆单元1058。多个物理寄存器堆单元1058中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态例如，作为要执行的下一条指令的地址的指令指针等等。在一个实施例中，多个物理寄存器堆单元1058包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。多个物理寄存器堆单元1058由引退单元1054重叠，以图示可实现寄存器重命名和乱序执行的各种方式例如，使用多个重排序缓冲器和多个引退寄存器堆；使用多个未来文件、多个历史缓冲器、多个引退寄存器堆；使用寄存器映射和寄存器池，等等。引退单元1054和多个物理寄存器堆单元1058耦合到多个执行集群1060。多个执行集群1060包括一个或多个执行单元的集合1062以及一个或多个存储器访问单元的集合1064。执行单元1062可执行各种操作例如，移位、加法、减法、乘法并可对各种数据类型例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。多个调度器单元1056、多个物理寄存器堆单元1058和多个执行集群1060示出为可能有多个，因为某些实施例为某些类型的数据操作创建分开的流水线例如，标量整数流水线、标量浮点紧缩整数紧缩浮点向量整数向量浮点流水线，和或各自具有其自身的调度器单元、多个物理寄存器堆单元和或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有多个存储器访问单元1064的某些实施例。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布执行，并且其余流水线可以是有序的。存储器访问单元的集合1064耦合到存储器单元1070，该存储器单元1070包括数据TLB单元1072，该数据TLB单元1072耦合到数据高速缓存单元1074，该数据高速缓存单元1074耦合到第二级L2高速缓存单元1076。在一个示例性实施例中，存储器访问单元1064可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1070中的数据TLB单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的第二级L2高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。作为示例，示例性寄存器重命名的乱序发布执行核架构可如下所述地实现流水线1000：1指令取出1038执行取出级1002和长度解码级1004；2解码单元1040执行解码级1006；3重命名分配器单元1052执行分配级1008和重命名级1010；4多个调度器单元1056执行调度级1012；5多个物理寄存器堆单元1058和存储器单元1070执行寄存器读取存储器读取级1014；执行集群1060执行执行级1016；6存储器单元1070和多个物理寄存器堆单元1058执行写回存储器写入级1018；7各单元可牵涉到异常处置级1022；以及8引退单元1054和多个物理寄存器堆单元1058执行提交级1024。核1090可支持一个或多个指令集例如，x86指令集具有已与较新版本一起添加的一些扩展；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集具有诸如NEON的任选的附加扩展，其中包括本文中描述的多条指令。在一个实施例中，核1090包括用于支持紧缩数据指令集扩展例如，AVX1、AVX2的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。应当理解，核可支持多线程化执行两个或更多个并行的操作或线程的集合，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核、或其组合例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化。尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元10341074以及共享的L2高速缓存单元1076，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级L1内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和或处理器的外部。具体的示例性有序核架构图11A-图11B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块包括相同类型和或不同类型的其他核中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络例如，环形网络与一些固定的功能逻辑、存储器IO接口和其他必要的IO逻辑进行通信。图11A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1102的连接及其第二级L2高速缓存的本地子集1104的框图。在一个实施例中，指令解码器1100支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1106允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中为了简化设计，标量单元1108和向量单元1110使用分开的寄存器集合分别为标量寄存器1112和向量寄存器1114，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级L1高速缓存1106读回，但是本发明的替代实施例可以使用不同的方法例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径。L2高速缓存的本地子集1104是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1104的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1104中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1104中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。图11B是根据本发明的实施例的图11A中的处理器核的一部分的展开图。图11B包括L1高速缓存1104的L1数据高速缓存1106A部分，以及关于向量单元1110和向量寄存器1114的更多细节。具体地，向量单元1110是16宽向量处理单元VPU见16宽ALU1128，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1120支持对寄存器输入的混合，通过数值转换单元1122A-B支持数值转换，并且通过复制单元1124支持对存储器输入的复制。写掩码寄存器1126允许预测所得的向量写入。图12是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1200的框图。图12中的实线框图示具有单个核1202A、系统代理1210、一个或多个总线控制器单元的集合1216的处理器1200，而虚线框的任选增加图示具有多个核1202A-N、系统代理单元1210中的一个或多个集成存储器控制器单元的集合1214以及专用逻辑1208的替代处理器1200。因此，处理器1200的不同实现可包括：1CPU，其中专用逻辑1208是集成图形和或科学吞吐量逻辑其可包括一个或多个核，并且核1202A-N是一个或多个通用核例如，通用有序核、通用乱序核、这两者的组合；2协处理器，其中核1202A-N是旨在主要用于图形和或科学吞吐量的大量专用核；以及3协处理器，其中核1202A-N是大量通用有序核。因此，处理器1200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU通用图形处理单元、高吞吐量的集成众核MIC协处理器包括30个或更多核、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1200可以是一个或多个基板的一部分，和或可使用多种工艺技术诸如例如，BiCMOS、CMOS、或NMOS中的任何技术被实现在一个或多个基板上。存储器层次结构包括核内的一个或多个级别的高速缓存1204A-N、一个或多个共享高速缓存单元的集合1206、以及耦合到集成存储器控制器单元的集合1214的外部存储器未示出。共享高速缓存单元的集合1206可包括一个或多个中间级别的高速缓存，诸如，第二级L2、第三级L3、第四级L4或其他级别的高速缓存、末级高速缓存LLC和或以上各项的组合。虽然在一个实施例中，基于环的互连单元1212将集成图形逻辑1208、共享高速缓存单元的集合1206以及系统代理单元1210多个集成存储器控制器单元1214互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1206与核1202A-N之间维持一致性。在一些实施例中，一个或多个核1202A-N能够实现多线程化。系统代理1210包括协调和操作核1202A-N的那些部件。系统代理单元1210可包括例如功率控制单元PCU和显示单元。PCU可以是对核1202A-N以及集成图形逻辑1208的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。核1202A-N在架构指令集方面可以是同构的或异构的；即，核1202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。示例性计算机架构图13-16是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器DSP、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。现在参考图13，所示出的是根据本发明一个实施例的系统1300的框图。系统1300可以包括一个或多个处理器1310、1315，这些处理器耦合到控制器中枢1320。在一个实施例中，控制器中枢1320包括图形存储器控制器中枢GMCH1390和输入输出中枢IOH1350其可以在分开的芯片上；GMCH1390包括存储器和图形控制器，存储器1340和协处理器1345耦合到该存储器和图形控制器；IOH1350将输入输出IO设备1360耦合到GMCH1390。或者，存储器和图形控制器中的一个或这两者被集成在如本文中所描述的处理器内，存储器1340和协处理器1345直接耦合到处理器1310，并且控制器中枢1320与IOH1350处于单个芯片中。附加的处理器1315的任选性在图13中通过虚线来表示。每一处理器1310、1315可包括本文中描述的处理核中的一个或多个，并且可以是处理器1200的某一版本。存储器1340可以是例如动态随机存取存储器DRAM、相变存储器PCM或这两者的组合。对于至少一个实施例，控制器中枢1320经由诸如前端总线FSB之类的多分支总线、诸如快速路径互连QPI之类的点对点接口、或者类似的连接1395来与多个处理器1310、1315进行通信。在一个实施例中，协处理器1345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1320可以包括集成图形加速器。在物理资源1310、1315之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。在一个实施例中，处理器1310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1310将这些协处理器指令识别为具有应当由附连的协处理器1345执行的类型。因此，处理器1310在协处理器总线或者其他互连上将这些协处理器指令或者表示协处理器指令的控制信号发布到协处理器1345。多个协处理器1345接受并执行所接收的协处理器指令。现在参见图14，所示出的是根据本发明的实施例的第一更具体的示例性系统1400的框图。如图14中所示，多处理器系统1400是点对点互连系统，并且包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。处理器1470和1480中的每一个都可以是处理器1200的某一版本。在本发明的一个实施例中，处理器1470和1480分别是处理器1310和1315，而协处理器1438是协处理器1345。在另一实施例中，处理器1470和1480分别是处理器1310和协处理器1345。处理器1470和1480示出为分别包括集成存储器控制器IMC单元1472和1482。处理器1470还包括作为其总线控制器单元的一部分的点对点P-P接口1476和1478；类似地，第二处理器1480包括P-P接口1486和1488。处理器1470、1480可以经由使用点对点P-P接口电路1478、1488的P-P接口1450来交换信息。如图14中所示，IMC1472和1482将处理器耦合到相应的存储器，即存储器1432和存储器1434，这些存储器可以是本地附连到相应处理器的主存储器的部分。处理器1470、1480可各自经由使用点对点接口电路1476、1494、1486、1498的各个P-P接口1452、1454来与芯片组1490交换信息。芯片组1490可以任选地经由高性能接口1439来与协处理器1438交换信息。在一个实施例中，协处理器1438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。共享高速缓存未示出可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。芯片组1490可以经由接口1496耦合到第一总线1416。在一个实施例中，第一总线1416可以是外围部件互连PCI总线或诸如PCI快速总线或另一第三代IO互连总线之类的总线，但是本发明的范围不限于此。如图14中所示，各种IO设备1414可连同总线桥1418一起耦合到第一总线1416，该总线桥1418将第一总线1416耦合到第二总线1420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器诸如例如，图形加速器或数字信号处理DSP单元、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1415耦合到第一总线1416。在一个实施例中，第二总线1420可以是低引脚数LPC总线。在一个实施例中，各种设备可耦合到第二总线1420，这些设备包括例如键盘和或鼠标1422、通信设备1427以及存储单元1428，该存储单元1428诸如可包括指令代码和数据1430的盘驱动器或者其他大容量存储设备。此外，音频IO1424可以被耦合到第二总线1420。注意，其他架构是可能的。例如，代替图14的点对点架构，系统可以实现多分支总线或其他此类架构。现在参考图15，示出的是根据本发明的实施例的第二更具体的示例性系统1500的框图。图14和15中的类似元件使用类似的附图标记，并且从图15中省略了图14的某些方面以避免混淆图15的其他方面。图15图示处理器1470、1480可分别包括集成存储器和IO控制逻辑“CL”1472和1482。因此，CL1472、1482包括集成存储器控制器单元，并包括IO控制逻辑。图15图示不仅存储器1432、1434耦合到CL1472、1482，而且IO设备1514也耦合到控制逻辑1472、1482。传统IO设备1515被耦合到芯片组1490。现在参考图16，示出的是根据本发明的实施例的SoC1600的框图。图12中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图16中，多个互连单元1602被耦合到：应用处理器1610，其包括一个或多个核的集合1202A-N的集合以及多个共享高速缓存单元1206；系统代理单元1210；多个总线控制器单元1216；多个集成存储器控制器单元1214；一个或多个协处理器的集合1620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器SRAM单元1630；直接存储器访问DMA单元1632；以及用于耦合到一个或多个外部显示器的显示单元1640。在一个实施例中，多个协处理器1620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统包括易失性和非易失性存储器和或存储元件、至少一个输入设备以及至少一个输出设备。可将程序代码诸如，图14中图示的代码1430应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器DSP、微控制器、专用集成电路ASIC或微处理器。程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器CD-ROM、可重写紧致盘CD-RW以及磁光盘；半导体器件，诸如，只读存储器ROM、诸如动态随机存取存储器DRAM和静态随机存取存储器SRAM的随机存取存储器RAM、可擦除可编程只读存储器EPROM、闪存、电可擦除可编程只读存储器EEPROM；相变存储器PCM；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言HDL，它定义本文中描述的结构、电路、装置、处理器和或系统特征。这些实施例也被称为程序产品。仿真包括二进制变换、代码变形等在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换例如，使用静态二进制变换、包括动态编译的动态二进制变换、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图17示出可使用x86编译器1704来编译高级语言1702形式的程序，以生成可由具有至少一个x86指令集核的处理器1716原生执行的x86二进制代码1706。具有至少一个x86指令集核的处理器1716表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1英特尔x86指令集核的指令集的本质部分，或2目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1704表示可操作用于生成x86二进制代码1706例如，目标代码的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1716上执行。类似地，图17示出可以使用替代的指令集编译器1708来编译高级语言1702形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1714例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器原生执行的替代的指令集二进制代码1710。指令转换器1712用于将x86二进制代码1706转换成可以由不具有x86指令集核的处理器1714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1706的软件、固件、硬件或其组合。

权利要求：1.一种设备，包括：解码器装置，用于对指令解码，其中，所述指令至少包括操作码、用于紧缩数据源操作数的字段、和用于紧缩数据目的地操作数的字段；以及执行装置，用于执行经解码的指令，以便对于源操作数的每个数据元素位置，将存储在所述紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到所述紧缩数据目的地操作数的对应的数据元素位置中。2.如权利要求1所述的设备，其中，源操作数是紧缩数据寄存器，并且目的地操作数是紧缩数据寄存器。3.如权利要求2所述的设备，其中，单个紧缩数据寄存器用于源操作数和目的地操作数。4.如权利要求1-3中的任一项所述的设备，其中，源操作数的数据元素按低位优先格式存储。5.如权利要求1-3中的任一项所述的设备，其中，源操作数的数据元素按高位优先格式存储。6.如权利要求1-5中的任一项所述的设备，其中，所述指令包括用于写掩码操作数的字段。7.如权利要求7所述的设备，其中，所述执行装置用于基于所述写掩码操作数的值来存储加法的结果。8.一种方法，包括：对指令解码，其中，所述指令至少包括操作码、用于紧缩数据源操作数的字段、和用于紧缩数据目的地操作数的字段；以及执行经解码的指令，以便对于源操作数的每个数据元素位置，将存储在所述紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到所述紧缩数据目的地操作数的对应的数据元素位置中。9.如权利要求8所述的方法，其中，源操作数是紧缩数据寄存器，并且目的地操作数是紧缩数据寄存器。10.如权利要求9所述的方法，其中，单个紧缩数据寄存器用于源操作数和目的地操作数。11.如权利要求8-10中的任一项所述的方法，其中，源操作数的数据元素按低位优先格式存储。12.如权利要求8-10中的任一项所述的方法，其中，源操作数的数据元素按高位优先格式存储。13.如权利要求8-12中的任一项所述的方法，其中，所述指令包括用于写掩码操作数的字段。14.如权利要求13所述的方法，其中，所述存储步骤基于所述写掩码操作数的值。15.一种非暂态机器可读介质，存储有指令，所述指令当被执行时使处理器执行方法，所述方法包括：对指令解码，其中，所述指令至少包括操作码、用于紧缩数据源操作数的字段、和用于紧缩数据目的地操作数的字段；以及执行经解码的指令，以便对于源操作数的每个数据元素位置，将存储在所述紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到所述紧缩数据目的地操作数的对应的数据元素位置中。16.如权利要求15所述的非暂态机器可读介质，其中，源操作数是紧缩数据寄存器，并且目的地操作数是紧缩数据寄存器。17.如权利要求16所述的非暂态机器可读介质，其中，单个紧缩数据寄存器用于源操作数和目的地操作数。18.如权利要求15所述的非暂态机器可读介质，其中，源操作数的数据元素按低位优先格式存储。19.如权利要求15所述的非暂态机器可读介质，其中，源操作数的数据元素按高位优先格式存储。20.如权利要求15所述的非暂态机器可读介质，其中，所述指令包括用于写掩码操作数的字段，并且所述存储基于所述写掩码操作数的值。21.一种装置，包括：解码器电路，用于对指令解码，其中，所述指令至少包括操作码、用于紧缩数据源操作数的字段、和用于紧缩数据目的地操作数的字段；以及执行电路，用于执行经解码的指令，以便对于源操作数的每个数据元素位置，将存储在所述紧缩数据源操作数的在先数据元素位置中的所有值与存储在那个数据元素位置中的值相加，并将加法的结果存储到所述紧缩数据目的地操作数的对应的数据元素位置中。22.如权利要求21所述的装置，其中，源操作数是紧缩数据寄存器，并且目的地操作数是紧缩数据寄存器。23.如权利要求22所述的装置，其中，单个紧缩数据寄存器用于源操作数和目的地操作数。24.如权利要求21所述的装置，其中，源操作数的数据元素按低位优先格式存储。25.如权利要求21所述的装置，其中，源操作数的数据元素按高位优先格式存储。

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