申请/专利权人：南京筠芯科技有限公司

申请日：2023-05-12

公开（公告）日：2024-04-23

公开（公告）号：CN117081582B

主分类号：H03K23/00

分类号：H03K23/00;H03K19/173;H03K3/037;H03K3/017

优先权：

专利状态码：有效-授权

法律状态：2024.04.23#授权;2023.12.05#实质审查的生效;2023.11.17#公开

摘要：本发明公开一种实现占空比50％的分频方法及分频器，用于实现N分频；N表示为二进制形式Bitn:0；加法计数器电路进行递增计数，并在计数过程中产生脉冲信号An‑A0；减法计数器电路进行递减计数，并在计数过程中产生脉冲信号Sn‑S0和SR；时序产生电路根据An‑A0、Sn‑S0、SR产生时序信号P0、P1、P2_even、P2_odd；逻辑控制电路选通相应通路的信号，使得输出的时钟信号在不同分频比时，占空比都为50％。此种技术方案在加法器递增计数和减法器递减计数的过程中，利用二者在某个时钟周期内输出值相等来逻辑判断从而得到一个脉冲信号，并基于该脉冲信号得到与其差一个时钟周期或两个时钟周期的目标脉冲信号P_2，从而实现宽范围的分频比时，能保证信号的占空比为50％。

主权项：1.一种实现占空比50％的分频方法，用于实现N分频；其特征在于：对应如下不同情况对时钟信号CK进行相应的处理：情况一，实现一分频时，输出时钟信号CK；情况二，实现二分频时，输出信号Fout＝P_0，该信号P_0产生自计数器计数到N-1时产生的脉冲信号；情况三，实现三分频时，输出信号Fout＝ORP_0,P_1，其中，信号P_1的产生方式是：计数器计数到N-1，再延时半个周期，产生的脉冲信号即为P_1；情况四，实现偶数次分频且N≥4时，输出信号Fout＝ORP_0,P2_even，其中，信号P2_even的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由0开始递增计数，当同时计数到N2时，输出一个脉冲信号，该脉冲信号延时一个周期所得到的脉冲信号即为P2_even；情况五，实现奇数次分频且N≥5时，输出信号Fout＝ORP_1,P2_odd，其中，信号P2_odd的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由1开始递增计数，当双方计数相同时，输出一个脉冲信号，该脉冲信号延时两个周期所得到的脉冲信号即为P2_odd；所述分频方法应用于一种实现占空比50％的分频器，用于实现N分频；N的二进制形式表示为Bitn:0；所述分频器包括加法计数器电路、减法计数器电路、时序产生电路、时钟信号产生电路、信号选择电路和逻辑控制电路；所述加法计数器电路复位后进行递增计数，并在计数过程中产生脉冲信号An-A0，送入时序产生电路；所述减法计数器电路复位后进行递减计数，并在计数过程中产生脉冲信号Sn-S0和SR，送入时序产生电路；所述时序产生电路用于根据加法计数器电路产生的脉冲信号An-A0和减法计数器电路产生的脉冲信号Sn-S0、SR产生时序信号P_0、P_1、P2_even、P2_odd，并连接到信号选择电路；所述时钟信号产生电路用于产生时钟信号CK，该CK信号分别作为加法计数器电路、减法计数器电路、时序产生电路的时钟信号；所述逻辑控制电路向信号选择电路发送控制信号，由信号选择电路选通相应通路的信号，从而使得时钟信号在不同的分频比时，其占空比都为50％；其中，N＝1～7时，所述时序产生电路包括第二D触发器Q14、第三D触发器Q15、第三非门Q16、第二同或门Q17、第三同或门Q18、第四同或门Q19、第二三输入与门Q20、第四D触发器Q21、第二两输入与门Q22、第五D触发器Q23、第六D触发器Q24、第三两输入与门Q25和第七D触发器Q26，其中，第二D触发器Q14的D端连接SR信号，第二D触发器Q14的Q端输出时序信号P_0；第二D触发器Q14的时钟端连接时钟信号CK，该时钟信号CK还连接第三非门Q16的输入端，第三非门Q16的输出端连接第三D触发器Q15的时钟端，第三D触发器Q15的D端连接第二D触发器Q14的Q端，第三D触发器Q15的Q端输出时序信号P_1；第二同或门Q17的两个输入端分别连接信号S2、A2，第三同或门Q18的两个输入端分别连接信号S1、A1，第四同或门Q19的两个输入端分别连接信号S0、A0，第二同或门Q17的输出端、第三同或门Q18的输出端、第四同或门Q19的输出端分别连接第二三输入与门Q20的三个输入端，第二三输入与门Q20的输出端连接第四D触发器Q21的D端，第四D触发器Q21的Q端分别连接第二两输入与门Q22的一个输入端和第六D触发器Q24的D端，第二两输入与门Q22的另一个输入端连接，第二两输入与门Q22的输出端连接第五D触发器Q23的时钟端，第五D触发器Q23的D端连接第五D触发器Q23的Qb端，第五D触发器Q23的Q端输出时序信号P2_even；第六D触发器Q24的Q端连接第三两输入与门Q25的一个输入端，第三两输入与门Q25的另一个输入端连接，第三两输入与门Q25的输出端连接第七D触发器Q26的时钟端，第七D触发器Q26的D端连接第七D触发器Q26的Qb端，第七D触发器Q26的Q端输出时序信号P2_odd。

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