申请/专利权人：微软技术许可有限责任公司

申请日：2022-08-03

公开（公告）日：2024-04-16

公开（公告）号：CN117897688A

主分类号：G06F7/556

分类号：G06F7/556;G06F7/483

优先权：["20210928 US 17/487,600"]

专利状态码：在审-实质审查的生效

法律状态：2024.05.03#实质审查的生效;2024.04.16#公开

摘要：本公开的实施例的各方面涉及现场可编程门阵列FPGA，FPGA被配置为实现指数函数数据路径，指数函数数据路径包括：输入缩放级，包括常数移位器和整数加法器，用于将输入浮点值的尾数部分缩放近似log2e来计算缩放后的尾数值，其中e是欧拉数；指数级，包括桶形移位器和指数查找表，用于：基于输入浮点值的指数部分从缩放后的尾数值中提取整数部分和小数部分；将偏置移位应用于整数部分以计算结果浮点值的结果指数部分；基于小数部分在指数查找表中查找结果浮点值的结果尾数部分；以及组合结果指数部分和结果尾数部分以生成结果浮点值。

主权项：1.一种现场可编程门阵列FPGA，所述FPGA包括连接多个逻辑块的可配置互连结构，所述可配置互连结构和所述逻辑块被配置为实现指数函数数据路径，所述指数函数数据路径包括：输入缩放级，所述输入缩放级包括由所述逻辑块和所述可配置互连结构实现的多个常数移位器和整数加法器，所述多个常数移位器和整数加法器用于将输入浮点值的尾数部分缩放近似log2e的因子，以计算缩放后的尾数值，其中e是欧拉数；以及指数级，所述指数级包括由所述逻辑块和所述可配置互连结构实现的多个桶形移位器和指数查找表，用于：基于所述输入浮点值的指数部分从所述缩放后的尾数值中提取整数部分；基于所述输入浮点值的所述指数部分从所述缩放后的尾数值中提取小数部分；将偏置移位应用于所述缩放后的尾数值的所述整数部分以计算结果浮点值的结果指数部分；基于所述缩放后的尾数值的所述小数部分，在所述指数查找表中查找所述结果浮点值的结果尾数部分；以及组合所述结果指数部分和所述结果尾数部分以生成所述结果浮点值，所述结果浮点值表示升高到所述输入浮点值的幂的欧拉数e的近似。

全文数据：

权利要求：

百度查询： 微软技术许可有限责任公司 用于加速指数函数的计算的系统和方法

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