申请/专利权人：深圳国微晶锐技术有限公司

申请日：2023-06-29

公开（公告）日：2024-04-16

公开（公告）号：CN116502578B

主分类号：G06F30/331

分类号：G06F30/331;G06F30/3312;G06F30/3315;G06F30/343

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2023.08.15#实质审查的生效;2023.07.28#公开

摘要：本发明公开了一种网表化简时序模型的构建方法及静态时序分析方法。其中基于多FPGA系统的网表化简方法，包括：步骤1，读取整体电路设计被分割后产生的基于每个FPGA的门级网表，查找各门级网表中因FPGA之间连线延时而产生影响的时序路径；步骤2，根据时序路径的开始点对其进行分类，并且选取每个分类下的每个时钟域中延时值大于等于对应的延时阈值的时序路径；步骤3，基于所选取的时序路径生成整体电路设计的简化时序模型网表。本发明可以对目标网表的时序路径进行简化，从而提高静态时序分析的各方面性能。

主权项：1.一种基于多FPGA系统的网表化简时序模型的构建方法，其特征在于，包括：步骤1，读取整体电路设计被分割后产生的基于每个FPGA的门级网表，仅查找各门级网表中因FPGA之间连线延时而产生影响的时序路径，忽略FPGA内部时序路径；步骤2，根据时序路径的开始点对其进行分类，并且选取每个分类下的每个时钟域中延时值最大的时序路径，将选取的时序路径用带延时值的连线代替；步骤3，基于所选取的时序路径生成整体电路设计的简化时序模型网表；所述步骤1至少包括：分别以每个FPGA的输入端口和输出端口为各开始点，查找各开始点到时序器件的时序路径，并记录时序路径对应的延时值和时序器件相应的时钟域；当存在FPGA的输入端口直接连接该FPGA的输出端口时，以每个FPGA的输入端口或输出端口为各开始点，查找各开始点到直接连接的另一个端口的时序路径，并记录时序路径对应的延时值；根据互连线延时计算模型和FPGA器件的liberty库信息得到时序路径对应的延时值；所述互连线延时计算模型具体采用公式netdelay=RwireNCwireN+Cpin进行计算；netdelay为对应连线的延时值，Rwire指逻辑器件之间连线的线上电阻值，Cwire指逻辑器件之间连线的线上电容值，N是指负载个数，Cpin指每个负载pin上的电容值。

全文数据：

权利要求：

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