申请/专利权人：中国科学院微电子研究所

申请日：2020-12-08

公开（公告）日：2024-04-16

公开（公告）号：CN112635461B

主分类号：H10B10/00

分类号：H10B10/00;H10B41/35;H10B41/41;H10B41/27;H10B41/43

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2021.04.27#实质审查的生效;2021.04.09#公开

摘要：本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；在第二绝缘层上制造若干薄膜场效应晶体管，形成第三半导体结构，作为非易失存储层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连。本发明提供的制备方法通过异质半导体材料沉积与场效应晶体管制备，减少单晶半导体的使用次数及工艺成本，提高制造的成品率。

主权项：1.一种三维存算电路结构的制备方法，其特征在于，包括以下步骤：制备第一半导体结构，作为逻辑层；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在所述第一衬底层上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；在所述第二绝缘层上制造若干薄膜场效应晶体管，并在若干所述薄膜场效应晶体管上形成第三绝缘层，形成第三半导体结构，作为非易失存储层；在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连。

全文数据：

权利要求：

百度查询： 中国科学院微电子研究所 一种三维存算电路结构及其制备方法

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