申请/专利权人:北京平头哥信息技术有限公司
申请日:2022-11-09
公开(公告)日:2024-05-17
公开(公告)号:CN118051201A
主分类号:G06F7/523
分类号:G06F7/523
优先权:
专利状态码:在审-实质审查的生效
法律状态:2024.06.04#实质审查的生效;2024.05.17#公开
摘要:本申请公开了一种乘法电路。所述乘法电路包括第一阵列乘法器、第二阵列乘法器和选择电路。所述第一阵列乘法器将第一、第二操作数相乘。所述第一操作数来自第一浮点数的尾数或预定浮点数的尾数的第一部分。所述第二阵列乘法器接收第二浮点数的尾数或所述预定浮点数的尾数的第二部分以进行相应的乘法运算。当所述第一操作数来自所述预定浮点数的尾数的第一部分时,所述第二阵列乘法器将所述预定浮点数的尾数的第二部分与所述第二操作数的至少一部分相乘,以连同所述第一阵列乘法器共同进行所述预定浮点数相应的乘法运算。选择电路将所述第二浮点数的尾数或所述预定浮点数的尾数的第二部分输出至所述第二阵列乘法器。所述乘法电路能够节省芯片面积。
主权项:1.一种乘法电路,其特征在于,包括:第一阵列乘法器,用以将第一操作数与第二操作数相乘,所述第一操作数来自第一浮点数的尾数或预定浮点数的尾数的第一部分,所述第一浮点数的精度小于所述预定浮点数的精度;第二阵列乘法器,耦接于所述第一阵列乘法器,用以接收第二浮点数的尾数或所述预定浮点数的尾数的第二部分,以进行相应的乘法运算,所述第二浮点数的精度小于所述预定浮点数的精度,其中当所述第一操作数来自所述预定浮点数的尾数的第一部分时,所述第二阵列乘法器用以将所述预定浮点数的尾数的第二部分与所述第二操作数的至少一部分相乘,以连同所述第一阵列乘法器共同进行所述预定浮点数相应的乘法运算;以及第一选择电路,耦接于所述第二阵列乘法器,用以将所述第二浮点数的尾数或所述预定浮点数的尾数的第二部分输出至所述第二阵列乘法器。
全文数据:
权利要求:
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