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申请/专利权人：高通股份有限公司
申请日：2022-10-03
公开（公告）日：2024-05-17
公开（公告）号：CN118056195A
主分类号：G06F13/16
分类号：G06F13/16
优先权：["20211028 US 17/452,606"]
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：各种实施方案包括用于减少基于伪信道的存储器系统中的时延的方法和设备。实施方案可包括：被配置为将多个伪信道中的一个伪信道选择性地通信连接到第一输入输出IO的第一伪信道选择设备；以及被配置为将该多个伪信道中的一个伪信道选择性地通信连接到第二IO的第二伪信道选择设备，其中该第一伪信道选择设备和该第二伪信道选择设备可能够操作为将该多个伪信道中的第一伪信道并发地通信连接到该第一IO和该第二IO。实施方案可包括该基于伪信道的存储器系统，该基于伪信道的存储器系统被配置为接收以该第一伪信道为目标的存储器存取命令，并且使用第一伪信道数据总线和第二伪信道数据总线来实现该存储器存取命令。
主权项：1.一种基于伪信道的存储器系统，所述基于伪信道的存储器系统包括：第一伪信道选择设备，所述第一伪信道选择设备被配置为将多个伪信道中的一个伪信道选择性地通信连接到第一输入输出IO；和第二伪信道选择设备，所述第二伪信道选择设备被配置为将所述多个伪信道中的一个伪信道选择性地通信连接到第二IO，其中在第一操作模式下，所述第一伪信道选择设备和所述第二伪信道选择设备能够操作为将所述多个伪信道中的第一伪信道并发地通信连接到所述第一IO和所述第二IO。
全文数据：
权利要求：
百度查询： 高通股份有限公司 减少基于伪信道的存储器系统中的时延
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