申请/专利权人：深圳市一博电路有限公司

申请日：2018-11-14

公开（公告）日：2019-10-25

公开（公告）号：CN209546012U

主分类号：H05K1/18(20060101)

分类号：H05K1/18(20060101);H05K1/02(20060101)

优先权：

专利状态码：有效-授权

法律状态：2019.10.25#授权

摘要：本实用新型公开了高速PCB设计技术领域中的一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个负载之间通过中间走线连接，输出主干道的特征阻抗小于中间走线的特征阻抗。本实用新型通过调整菊花链拓扑主干与分支部分走线的特征阻抗，使信号路径的特征阻抗趋于一致，改善了阻抗连续性，从而有效减轻信号的反射，减小了容性负载效应的影响，提高了信号完整性。

主权项：1.一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个所述负载之间通过中间走线连接，其特征在于，所述输出主干道的特征阻抗小于所述中间走线的特征阻抗。

全文数据：一种针对多负载DDRX互连菊花链拓扑的优化结构技术领域本实用新型涉及高速PCB设计技术领域，具体的说，是涉及一种针对多负载DDRX互连菊花链拓扑的优化结构。背景技术印制电路板PrintedCircuitBoard，PCB板又称印刷电路板，是电子产品的物理支撑以及信号传输的重要组成部分。随着DDRDoubleDataRateSynchronousDynamicRandomAccessMemory技术的更新升级，信号速率不断提升，互连链路的非理想效应越来越显著，主要表现在多负载的情况下。由于分支和负载芯片较多，容性负载的影响不可避免：首先，普通过孔是呈容性的；其次芯片封装上存在寄生电容约0.33～0.44pF；此外Die芯片裸片，未封装前的形式上存在寄生电容约0.77～2.12pF。所有的这些电容效应都会降低信号传输路径的有效特征阻抗。传统方法将同一信号的各段走线控制为相同的特征阻抗值如单端线50欧姆，差分线100欧姆，由于容性负载的影响，信号路径的有效特征阻抗会发生变化，导致信号路径阻抗的不连续，进而造成信号的反射，从而制约了高速多负载DDRX“X”表示不同代的DDR技术互连设计的实现。上述缺陷，值得改进。发明内容为了克服现有的技术的不足，本实用新型提供一种针对多负载DDRX互连菊花链拓扑的优化结构。本实用新型技术方案如下所述：一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个所述负载之间通过中间走线连接，其特征在于，所述输出主干道的特征阻抗小于所述中间走线的特征阻抗。根据上述方案的本实用新型，其特征在于，所述输出主干道的特征阻抗为所述中间走线的特征阻抗的0.7-0.9倍。根据上述方案的本实用新型，其特征在于，所述负载为4个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小5欧姆。根据上述方案的本实用新型，其特征在于，所述负载为8个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小10欧姆。根据上述方案的本实用新型，其特征在于，所述输出主干道线宽大于所述中间走线的线宽。根据上述方案的本实用新型，其特征在于，所述负载所在的分支走线的特征阻抗大于所述中间走线的特征阻抗。进一步的，所述分支走线的特征阻抗为所述中间走线的特征阻抗的1.1-1.2倍。进一步的，所述输出主干道线宽大于所述中间走线的线宽，所述分支走线的线宽小于所述中间走线的线宽。根据上述方案的本实用新型，其有益效果在于，本实用新型通过调整菊花链拓扑主干与分支部分走线的特征阻抗，使信号路径的特征阻抗趋于一致，改善了阻抗连续性，从而有效减轻信号的反射，减小了容性负载效应的影响，提高了信号完整性。附图说明图1为本实用新型的结构示意图。图2为本实用新型微带线阻抗的示意图。图3为本实用新型带状线阻抗的示意图。在图中，1、内存控制器；2、动态随机存储器。具体实施方式下面结合附图以及实施方式对本实用新型进行进一步的描述：如图1所示，一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个负载之间通过中间走线连接。驱动端为内存控制器1，负载为动态随机存储器2。本实用新型通过改变线宽对常规菊花链拓扑不同段的走线特征阻抗进行调整，使信号路径的阻抗趋于一致，改善了信号路径的阻抗连续性，从而达到减少信号反射的目的。其中，输出主干道的特征阻抗为Z1，中间走线的特征阻抗为Z0，分支走线的特征阻抗为Z2。实施例一：本实施例中，调整输出主干道的特征阻抗Z1小于中间走线的特征阻抗Z0，即在叠层确定的情况下，减小输出主干道的特征阻抗Z1。具体的，输出主干道的特征阻抗Z1为中间走线的特征阻抗Z0的0.7-0.9倍即Z1＝0.7-0.9Z0。在本实施例中，分支走线的特征阻抗Z2与中间走线的特征阻抗Z0的大小相等。优选的，通过增加主干道的线宽实现减小主干道阻抗的目的。负载为4个DDR颗粒时，输出主干道的特征阻抗Z1较中间走线的特征阻抗Z0小5欧姆；负载为8个DDR颗粒时，输出主干道的特征阻抗Z1较中间走线的特征阻抗Z0小10欧姆。在一个应用实例中，现有技术中的单板在正常控制PCB板上单端线阻抗为50欧姆的情况下,目标信号菊花链拓扑的主干道、中间走线及分支走线的特征阻抗保持一致不做容性负载补偿，其仿真波形中存在较大的偏差；而将输出主干道的特征阻抗Z1控制为42欧姆，其它段走线的特征阻抗保持不变有容性负载补偿，其仿真波形的偏差相对较小。做容性补偿的眼图有更大的眼高，比不做容性补偿增加了180mV左右，相当于提升了12％的系统裕量，其更好的提高了信号的完整性。实施例二作为更优方案，调整输出主干道的特征阻抗Z1小于中间走线的特征阻抗Z0，同时，负载所在的分支走线的特征阻抗Z2大于中间走线的特征阻抗Z0，即在叠层确定的情况下，增加输出主干道的特征阻抗Z1，减小分支走线的特征阻抗Z2。具体的，输出主干道的特征阻抗Z1为中间走线的特征阻抗Z0的0.7-0.9倍即Z1＝0.7-0.9Z0，分支走线的特征阻抗Z2为中间走线的特征阻抗Z0的1.1-1.2倍即Z2＝1.1-1.2Z0。优选的，本实施例通过控制对应走线的线宽来控制对应线路的特征阻抗值，具体的输出主干道线宽大于中间走线的线宽，分支走线的线宽小于中间走线的线宽。如图2-3所示，通过控制对应走线的线宽来控制对应线路的特征阻抗值的过程中，在叠层确定的前提下单板叠层确定，Er、T、H随之确定，根据微带线阻抗和带状线阻抗计算公式，可以通过增加或减小相应的走线宽度公式中的W实现阻抗调整。其包括表层线的微带线阻抗和内层走线的带状线阻抗。1微带线阻抗Z的计算公式为：0.1WH0.2，1Er15其中，Z表示特征阻抗；Er表示介电常数；W表示走线宽度；T表示走线铜厚；H表示走线与相邻参考平面的间距。2带状线阻抗Z的计算公式为：WH0.35，TH0.25其中，Z表示特征阻抗；Er表示介电常数；W表示走线宽度；T表示走线铜厚；H表示相邻参考平面之间的间距。上述两种计算公式均为本领域的现有技术，且其并非是本实用新型的保护范围，推导过程不再详述。应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。上面结合附图对本实用新型专利进行了示例性的描述，显然本实用新型专利的实现并不受上述方式的限制，只要采用了本实用新型专利的方法构思和技术方案进行的各种改进，或未经改进将本实用新型专利的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围内。

权利要求：1.一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个所述负载之间通过中间走线连接，其特征在于，所述输出主干道的特征阻抗小于所述中间走线的特征阻抗。2.根据权利要求1所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述输出主干道的特征阻抗为所述中间走线的特征阻抗的0.7-0.9倍。3.根据权利要求1所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述负载为4个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小5欧姆。4.根据权利要求1所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述负载为8个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小10欧姆。5.根据权利要求1所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述输出主干道线宽大于所述中间走线的线宽。6.根据权利要求1所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述负载所在的分支走线的特征阻抗大于所述中间走线的特征阻抗。7.根据权利要求6所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述分支走线的特征阻抗为所述中间走线的特征阻抗的1.1-1.2倍。8.根据权利要求6所述的针对多负载DDRX互连菊花链拓扑的优化结构，其特征在于，所述输出主干道线宽大于所述中间走线的线宽，所述分支走线的线宽小于所述中间走线的线宽。

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