申请/专利权人：京东方科技集团股份有限公司;北京京东方显示技术有限公司

申请日：2017-03-02

公开（公告）日：2019-11-12

公开（公告）号：CN106875886B

主分类号：G09G3/20(20060101)

分类号：G09G3/20(20060101)

优先权：

专利状态码：失效-未缴年费专利权终止

法律状态：2022.02.22#未缴年费专利权终止;2017.07.14#实质审查的生效;2017.06.20#公开

摘要：本发明提供一种起始信号生成电路、驱动方法和显示装置。所述起始信号生成电路包括：下拉节点控制单元；上拉控制节点控制单元，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；上拉节点控制单元；存储单元，连接于所述上拉节点与起始信号输出端之间；以及，起始信号输出单元；n为大于1而小于等于N的整数，N为大于1的整数。本发明节省了额外的起始信号输出端和起始信号走线的空间。

主权项：1.一种起始信号生成电路，用于为GOA电路提供起始信号，所述GOA电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数，其特征在于，所述起始信号生成电路包括：下拉节点控制单元，分别与下拉节点和上拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；上拉控制节点控制单元，分别与第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端和上拉控制节点连接，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；上拉节点控制单元，分别与所述上拉节点、所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端连接，用于在所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述上拉节点的电位；存储单元，连接于所述上拉节点与起始信号输出端之间；以及，起始信号输出单元，分别与所述上拉节点、所述下拉节点、所述第二时钟信号输入端、起始信号输出端、所述第一电平输入端和所述第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述起始信号输出端与所述第一电平输入端连接或控制所述起始信号输出端与所述第二电平输入端连接；n为大于1而小于等于N的整数。

全文数据：起始信号生成电路、驱动方法和显示装置技术领域[0001]本发明涉及显示驱动技术领域，尤其涉及一种起始信号生成电路、驱动方法和显示装置。背景技术[0002]现有的GOAGateOnArray，阵列基板行驱动）电路需要在阵列基板上单独设置一根为栅极驱动单元提供起始信号STV的走线，而无法利用现有的走线既可以为栅极驱动单元提供起始信号，从而存在为了提供起始信号还需设置额外的起始信号输出端，从而需要增加相应的起始信号走线的问题，增加了额外的起始信号输出端和起始信号走线的空间。发明内容[0003]本发明的主要目的在于提供一种起始信号生成电路、驱动方法和显示装置，解决现有技术中为了提供起始信号还需设置额外的起始信号输出端，从而需要增加相应的起始信号走线的问题。[0004]为了达到上述目的，本发明提供了一种起始信号生成电路，用于为G0A电路提供起始信号，所述G0A电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数，所述起始信号生成电路包括：[0005]下拉节点控制单元，分别与下拉节点和上拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；[0006]上拉控制节点控制单元，分别与第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端和上拉控制节点连接，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；[0007]上拉节点控制单元，分别与所述上拉节点、所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端连接，用于在所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述上拉节点的电位；[0008]存储单元，连接于所述上拉节点与起始信号输出端之间；以及，[0009]起始信号输出单元，分别与所述上拉节点、所述下拉节点、所述第二时钟信号输入端、起始信号输出端、所述第一电平输入端和所述第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述起始信号输出端与所述第一电平输入端连接或控制所述起始信号输出端与所述第二电平输入端连接；[0010]n为大于1而小于等于N的整数。[0011]实施时，在每一帧显示时间段内，每个时钟信号输入端输入的时钟信号的周期T相等，相邻后一个时钟信号比相邻前一个时钟信号周期延迟T2N。[0012]实施时，所述下拉节点控制单元还分别与第一电平输入端和第二电平输入端连接，具体用于当所述上拉节点的电位为第一电平时控制所述下拉节点与第二电平输入端连接，当所述上拉节点的电位为第二电平时控制所述下拉下点与所述弟一电平知入^5连接；[0013]所述上拉控制节点控制单元还与所述第二电平输入端连接，具体用于在第一时钟信号输入端输入第一电平而第二时钟信号输入端和第2n时钟信号输入端都输入第二电平时控制所述上拉控制节点与所述第一时钟信号输入端连接，并用于当所述第二时钟信号输入端输入第一电平和或第时钟信号输入端输入第一电平时控制所述上拉控制节点与所述第二电平输入端连接。[0014]实施时，所述下拉节点控制单元包括：[0015]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第二电平输入端连接；[0016]第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输入端连接；_[0017]第三下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉控制节点连接；以及，[0018]第四下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述下拉节点连接。[0019]实施时，所述上拉控制节点控制单元包括：_[0020]上拉控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述上拉控制节点连接；[0021]第一上拉控制节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接;以及，[0022]第n上拉控制节点控制晶体管，栅极与所述第2n时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接。[0023]实施时，所述上拉节点控制单元还分别与所述第一电平输入端和所述第二电平输入端连接，具体用于当所述上拉控制节点的电位为第一电平时控制所述上拉节点与所述第一电平输入端连接，并所述下拉节点的电位为第一电平和或所述第二时钟信号输入端输入第一电平时控制所述上拉节点与所述第二电平输入端连接；[0024]所述起始信号输出单元具体用于当所述上拉节点的电位为第一电平时控制所述起始信号输出端与所述第一电平输入端连接，并当所述下拉节点的电位为第一_电平和或所述第二时钟信号输入端输入第一电平时控制所述起始信号输出端与所述第二电平输入端连接。[0025]实施时，所述上拉节点控制单元包括：[0026]第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述上拉节点连接；_[0027]第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接;以及，[0028]第三上拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接。[0029]实施时，所述起始信号输出单元包括：[0030]第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第一电平输入端连接，第二极与所述起始信号输出端连接；[0031]第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接;以及，[0032]第三起始信号输出晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接。[0033]本发明还提供了一种起始信号生成电路的驱动方法，应用于上所述的起始信号生成电路，所述起始信号生成电路用于为G0A电路提供起始信号，所述G0A电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数;所述驱动方法包括：[0034]当第一时钟信号输入端输入第一电平并第二时钟信号输入端和第2n时钟信号输入端都输入第二电平时，上拉控制节点控制单元控制上拉控制节点与所述第一时钟信号输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制上拉节点的电位为第一电平;在所述上拉节点的控制下，下拉节点控制单元控制下拉节点的电位为第二电平;起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制起始信号输出端输出第一电平；[0035]当第二时钟信号输入端输入第一电平时，所述上拉控制节点控制单元控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单元在所述上拉控制节点和所述第二时钟信号输入端的控制下控制所述上拉节点的电位为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；[0036]当第2n时钟信号输入端输入第一电平时，所述上拉控制节点控制单元继续控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制所述上拉节点的电位维持为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；[0037]n为大于1而小于等于N的整数。[0038]本发明还提供了一种栅极驱动装置，包括G0A电路，还包括上述的起始信号生成电路；[0039]所述起始信号生成电路与所述G0A电路连接，用于为所述G0A电路提供起始信号。[0040]与现有技术相比，本发明所述的起始信号生成电路、驱动方法和显示装置通过现有的阵列基板上已经存在G0A电路工作需要的端子即可提供起始信号，节省了额外的起始信号输出端和起始信号走线的空间。附图说明[0041]图1是本发明实施例所述的起始信号生成电路的结构图；[0042]图2是当N等于3时各个时钟信号的时序图；[0043]图3是本发明另一实施例所述的起始信号生成电路的结构图；[0044]图4是本发明实施例所述的起始信号生成电路的工作时序图；[0045]图5是本发明所述的起始信号生成电路的一具体实施例的电路图。具体实施方式[0046]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0047]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极;或者，所述第一极可以为源极，所述第二极可以为漏极。[0048]本发明实施例所述的起始信号生成电路，用于为G0A电路提供起始信号，所述G0A电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数；[0049]所述起始信号生成电路包括：[0050]下拉节点控制单元，分别与下拉节点和上拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；[0051]上拉控制节点控制单元，分别与第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端和上拉控制节点连接，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；[0052]上拉节点控制单元，分别与所述上拉节点、所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端连接，用于在所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述上拉节点的电位；[0053]存储单元，连接于所述上拉节点与起始信号输出端之间；以及，[0054]起始信号输出单元，分别与所述上拉节点、所述下拉节点、所述第二时钟信号输入端、起始信号输出端、所述第一电平输入端和所述第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述起始信号输出端与所述第一电平输入端连接或控制所述起始信号输出端与所述第二电平输入端连接；[0055]n为大于1而小于等于N的整数。[0056]本发明实施例所述的起始信号生成电路通过现有的阵列基板上存在的G0A电路工作需要的端子:时钟信号输入端、第一电平输入端和第二电平输入端，即可生成起始起始信号，从而解决了现有技术中为了提供起始信号还需设置额外的起始信号输出端，从而需要增加相应的起始信号走线的问题。[0057]本发明实施例所述的起始信号生成电路通过现有的阵列基板上已经存在G0A电路工作需要的端子即可提供起始信号，节省了额外的起始信号输出端和起始信号走线的空间。[0058]下面以N等于3为例结合附图来说明本发明实施例所述的起始信号生成电路。[0059]本发明实施例所述的起始信号生成电路，用于为G0A电路提供起始信号，所述G0A电路分别与6个时钟信号输入端、第一电平输入端和第二电平输入端连接；[0060]如图1所示，所述起始信号生成电路包括：[0061]下拉节点控制单元11，分别与下拉节点PD和上拉节点PU连接，用于在所述上拉节点ro的控制下控制所述下拉节点ro的电位；[0062]上拉控制节点控制单元12,分别与第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、第四时钟信号输入端CLK4、第六时钟信号输入端CLK6和上拉控制节点PUCN连接，用于在第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、第四时钟信号输入端CLK4和第六时钟信号输入端CLK6的控制下控制所述上拉控制节点PUCN的电位；[0063]上拉节点控制单元13,分别与所述上拉节点PU、所述上拉控制节点PUCN、所述下拉节点PD和所述第二时钟信号输入端CLK2连接，用于在所述上拉控制节点PUCN、所述下拉节点PD和所述第二时钟信号输入端CLK3的控制下，控制所述上拉节点TO的电位；[0064]存储单元14,连接于所述上拉节点PU与起始信号输出端STV_0UT之间；以及，[0065]起始信号输出单元15,分别与所述上拉节点PU、所述下拉节点PD、所述第二时钟信号输入端CLK2、起始信号输出端STV_OUT、第一电平输入端VII和第二电平输入端VI2连接，用于在所述上拉节点PU、所述下拉节点PD和所述第二时钟信号输入端CLK2的控制下，控制所述起始信号输出端STVJUT与所述第一电平输入端VII连接或控制所述起始信号输出端STV_0UT与所述第二电平输入端VI2连接。[0066]在实际操作时，当本发明实施例所述的起始信号生成电路包括的晶体管都是n型晶体管时，第一电平为高电平，第二电平为低电平；当本发明实施例所述的起始信号生成电路包括的晶体管都是P型晶体管时，第一电平为低电平，第二电平为高电平。[0067]具体的，在每一帧显示时间段内，每个时钟信号输入端输入的时钟信号的周期T相等，相邻后一个时钟信号比相邻前一个时钟信号周期延迟T2N。[0068]当N等于3时，CLK1、CLK2、CLK3、CLK4、CLK5和CLK6的波形如图2所示;在每一帧显示时间段内，CLK1和CLK4反相，CLK2和CLK5反相，CLK3和CLK6反相，CLK1的周期、CLK2的周期、CLK3的周期、CLK4的周期、CLK5的周期和CLK6的周期都为T，CLK2比CLK1推迟T6，CLK3比CLK2推迟T6，CLK4比CLK3推迟T6，CLK5比CLK4推迟T6，CLK6比CLK5推迟T6。[0069]在图2所示的时钟信号的波形图中，纵轴为电压，横轴为时间。[0070]本发明实施例以N等于3举例说明，但不以此为限，在实际操作时，N可以为大于或等于2的任何整数。[0071]在实际操作时，所述下拉节点控制单元还分别与第一电平输入端和第二电平输入端连接，具体用于当所述上拉节点的电位为第一电平时控制所述下拉节点与第二电平输入端连接，当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入纟而连接；[0072]所述上拉控制节点控制单元还与所述第二电平输入端连接，具体用于在第一时钟信号输入端输入第一电平而第二时钟信号输入端和第加时钟信号输入端都输入第二电平时控制所述上拉控制节点与所述第一时钟信号输入端连接，并用于当所述第二时钟信号输入端输入第一电平和或第2n时钟信号输入端输入第一电平时控制所述上拉控制节点与所述第二电平输入端连接。[0073]在实际操作时，所述上拉节点控制单元还分别与所述第一电平输入端和所述第二电平输入端连接，具体用于当所述上拉控制节点的电位为第一电平时控制所述上拉节点与所述第一电平输入端连接，并所述下拉节点的电位为第一电平和或所述第二时钟信号输入端输入第一电平时控制所述上拉节点与所述第二电平输入端连接；[0074]所述起始信号输出单元具体用于当所述上拉节点的电位为第一电平时控制所述起始信号输出端与所述第一电平输入端连接，并当所述下拉节点的电位为第一电平和或所述第二时钟信号输入端输入第一电平时控制所述起始信号输出端与所述第二电平输入端连接。[0075]如图3所示，在图2所示的起始信号生成电路的实施例的基础上，[0076]所述下拉节点控制单元11还分别与第一电平输入端VII和第二电平输入端VI2连接，具体用于当所述上拉节点PU的电位为第一电平时控制所述下拉节点PD与第二电平输入端VI2连接，当所述上拉节点的电位为第二电平时控制所述下拉节点PD与所述第一电平输入端VII连接；[0077]所述上拉控制节点控制单元12还与所述第二电平输入端VI2连接，具体用于在第一时钟信号输入端CLK1输入第一电平而第二时钟信号输入端CLK2、第四时钟信号输入端CLK4和第六时钟信号输入端CLK6都输入第二电平时控制所述上拉控制节点PUCN与所述第一时钟信号输入端CLK1连接，并用于当所述第二时钟信号输入端CLK2、第四时钟信号输入端CLK4、第六时钟信号输入端CLK6中的至少一个输入第一电平时控制所述上拉控制节点RJCN与所述第二电平输入端VI2连接；[0078]所述上拉节点控制单元13还分别与所述第一电平输入端VII和所述第二电平输入端VI2连接，具体用于当所述上拉控制节点PUCN的电位为第一电平时控制所述上拉节点PU与所述第一电平输入端VII连接，并所述下拉节点PD的电位为第一电平和或所述第二时钟信号输入端CLK2输入第一电平时控制所述上拉节点PU与所述第二电平输入端VI2连接；[0079]所述起始信号输出单元15具体用于当所述上拉节点PU的电位为第一电平时控制所述起始信号输出端STV_0UT与所述第一电平输入端VI1连接，并当所述下拉节点PD的电位为第一电平和或所述第二时钟信号输入端CLK2输入第一电平时控制所述起始信号输出端STV_0UT与所述第二电平输入端VI2连接。[0080]如图4所示，本发明如图3所示的起始信号生成电路的实施例在工作时假设第一电平为高电平，第二电平为低电平），[0081]当第一时钟信号输入端CLK1输入高电平并第二时钟信号输入端CLK2、第四时钟信号输入端CLK4和第六时钟信号输入端CLK6都输入低电平时，上拉控制节点控制单f2控制上拉控制节点PUCN与所述第一时钟信号输入端CLK1连接，从而使得TOCN的电位为^电平，上拉节点控制单元13在所述上拉控制节点PUCN的控制下控制上拉节点PU的电位为高电平；在所述上拉节点PU的控制下，下拉节点控制单元11控制下拉节点PD的电位为低电平;起始信号输出单元丨5在所述上拉节点PU和所述下拉节点PD的控制下控制起始信号输出端STV—OUT输出高电平；_[0082]当第二时钟信号输入端CLK2输入高电平时，所述上拉控制节点控制单元12控制所述上拉控制节点PUCN与所述第二电平输入端VI2连接，以使得PUCN的电位为低电平，上拉节点控制单元13在所述上拉控制节点PUCN和所述第二时钟信号输入端CLK2的控制下控制所述上拉节点pu的电位为低电平，下拉节点控制单元n在所述上拉节点™的控制下控制所述下拉节点即的电位为高电平，所述起始信号输出单元15在所述上拉节点W和所述下拉节点PD的控制下控制所述起始信号输出端STV-0UT输出低电平；[0083]当第四时钟信号输入端CLK4和或第六时钟信号输入端CLK6输入高电平时，所述上拉控制节点控制单元12继续控制所述上拉控制节点PUCN与所述第二电平输入端丫12连接，以使得PUCN的电位为低电平，上拉节点控制单元13在所述上拉控制节点PUCN的控制^控制所述上拉节点PU的电位维持为低电平，下拉节点控制单元11在所述上拉节点Pu的控制下控制所述下拉节点PD的电位为高电平，所述起始信号输出单元15在所述上拉节点PU和#述下拉节点PD的控制下控制所述起始信号输出端STV_OUT输出低电平。[0084]具体的，所述下拉节点控制单元可以包括：1[0085]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第二电平输入端连接；、[0086]第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输入端连接；咏一[0087]第三下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉控制节点连接;以及，[0088]第四下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述下拉节点连接。[0089]具体的，所述上拉控制节点控制单元可以包括：[0090]上拉控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述上拉控制节点连接；[0091]第一上拉控制节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接;以及，[0092]第n上拉控制节点控制晶体管，栅极与所述第2n时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接。[0093]具体的，所述上拉节点控制单元可以包括：[0094]第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述上拉节点连接；^[0095]第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接;以及，[0096]第三上拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接。[0097]具体的，所述起始信号输出单元可以包括：[0098]第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第一电平输入端连接，第二极与所述起始信号输出端连接；[0099]第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接;以及，[0100]第三起始信号输出晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接。_[0101]下面通过一具体实施例来说明本发明所述的起始信号生成单元。[0102]如图5所示，本发明所述的起始信号生成单元的一具体实施例包括下拉节点控制单元、上拉控制节点控制单元、上拉节点控制单元、存储单元和起始信号输出单元；[0103]所述下拉节点控制单元包括：^[0_第一下拉节点控制晶体管MDC1，栅极与所述上拉节点PU连接，漏极与下拉控制节点PDCN连接，源极与低电平输入端VSS连接；、上【米下妗贫[0105]第二下拉节点挪晶體MDC2,极与所述独T〜、喊接，碰与所、下点PD连接，源极与低电平输入端VSS连接；+[0106]第三下拉节点、控制晶体管mdc3，栅极和i8极都与尚电干知入顺VGH连接，源极与所述下拉控制节点PDCN连接；以及，_7]第四下拉节点控制晶体管MDC4,讎与所述下拉控制下点PDCN连接，漏极与冋电平输入端VGH连接，源极与所述下拉节点PD连接；[0108]所述上拉控制节点控制单元可以包括：^、、十+、、、紅+17[0109]±肖控制晶体管M120,臟和漏极都与所述第—时钟信号输入端CLK1连接，源极与所述上拉控制节点PUCN连接；、_[oho]第一上拉控制节点控制晶体管Mm，栅极与所述第二时钟信号输A_CLK2连接，漏极与所述上拉控制节点TOCN连接，源极与低电平输入端VSS连接；、[0111]第二上拉控制节点控制晶体管M122,栅极与所述第四时钟信号输入端CLK4连接，漏极与所述上拉控制节点PUCN连接，源极与低电平输入端VSS连接；以及，仙、[0112]第三上拉控制节点控制晶体管M123,栅极与所述第六时钟信号输入端CLK6连接，漏极与所述上拉控制节点PUCN连接，源极与低电平输入端VSS连接；[0113]所述上拉节点控制单元包括：_[0114]第一上拉节点控制晶体管MUC1，栅极与所述上拉控制节点PUCN连接，漏极与高电平输入端VGH连接，源极与所述上拉节点PU连接；、^[0115]第二上拉节点控制晶体管MUC2，栅极与所述下拉节点ro连接，漏极与所述上拉节点PU连接，源极与低电平输入端VSS连接;以及，[0116]第三上拉节点控制晶体管MUC3,栅极与所述第二时钟信号输入端CLK2连接，漏极与所述上拉节点PU连接，源极与低电平输入端VSS连接；[0117]所述起始信号输出单元包括：[0118]第一起始信号输出晶体管M01，栅极与所述上拉节点PU连接，漏极与高电平输入端VGH连接，源极与所述起始信号输出端STV_0UT连接；[0119]第二起始信号输出晶体管M02，栅极与所述下拉节点PD连接，漏极与所述起始信号输出端STV_0UT连接，源极与低电平输入端VSS连接;以及，[0120]第三起始信号输出晶体管M03,栅极与所述第二时钟信号输入端CLK2连接，漏极与所述起始信号输出端STV_0UT连接，源极与低电平输入端VSS连接；[0121]所述存储单元包括:存储电容C1，连接于上拉节点PU与起始信号输出端STV_0UT之间。[0122]在如图5所示的具体实施例中，所有的晶体管都为n型晶体管，在实际操作时，该晶体管也可以为P型晶体管，仅需将各时钟信号的时序反相，并将第一电平设置为低电平，将第二电平设置为高电平即可。[0123]如图4所不，本发明如图5所示的起始信号生成电路的具体实施例在工作时，[0124]在CLK1输入高电平之前，MDC3和MDC4开启，PDCN的电位和PD的电位为高电平，MU2和M02开启，I^U的电位为低电平，STVJDUT输出低电平；[0125]当CLK1输入高电平，CLK2、CLK4和CLK6都输入低电平时，M120和MU1都开启，PU的电位变为高电平，MDC1和MDC2都开启，PDCN的电位和PD的电位都变为低电平，M01开启，STV_OUT输出高电平;STVJ3UT开始输出高电平的时间为一帧开启的时间；[0126]当CLK2输入高电平时，M12KMU3和M03都开启，PUCN的电位、PU的电位都为低电平，STV_0UT输出低电平，MDC1和MDC2都关闭，PD的电位恢复为高电平，继续对PU和STV_0UT进行复位，防止STV_0UT输出高电平；[0127]当CLK4输入高电平时，M122开启，对PUCN的电位进行拉低，防止CLK1输入高电平时开启MU1，从而使得STV_0UT输出低电平；[0128]当CLK6输入高电平时，M123开启，对PUCN的电位进行拉低，防止CLK1输入高电平时开启MU1，从而使得STV_0UT输出低电平；[0129]到下一帧显示开始时，重复上述时序。[0130]由上可知，只有在CLK1输入高电平，而CLK2、CLK4和CLK6都输入低电平时，STV_0UT输出的起始信号的电位才会为高电平，即每一帧开启的时间；当起始信号为高电平时，接入该起始信号的G0A电路包括的第一行G0A单元的上拉节点PU的电位被拉高，保证G0A电路正常输出。值得注意的是，第一行G〇A单元接入的第一时钟信号和第一行G0A单元中的上拉节点PU的电位同时变为高电平，第一行G0A单元输出的栅极驱动信号维持为高电平的时间会增加，但不会影响后面行G0A单元的正常输出，在具体实施时，可以将第一行G0A单元设置为Dummy伪G0A单元，也即第一行G0A单兀并不驱动栅线。[0131]本发明实施例所述的起始信号生成电路的驱动方法，应用于上述的起始信号生成电路，所述起始信号生成电路用于为G〇A电路提供起始信号，所述G0A电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数;所述驱动方法包括：[0132]当第一时钟信号输入端输入第一电平并第二时钟信号输入端和第％时钟信号输入端都输入第二电平时，上拉控制节点控制单元控制上拉控制节点与所述第一时钟信号输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制上拉节点的电位为第一电平;在所述上拉节点的控制下，下拉节点控制单元控制下拉节点的电位为第二电平;起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制起始信号输出端输出第一电平；[0133]当第二时钟信号输入端输入第一电平时，所述上拉控制节点控制单元控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单元在所述上拉控制节点和所述第二时钟信号输入端的控制下控制所述上拉节点的电位为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；[0134]当第2n时钟信号输入端输入第一电平时，所述上拉控制节点控制单元继续控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制所述上拉节点的电位维持为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；[0135]n为大于1而小于等于N的整数。[0136]本发明实施例所述的栅极驱动装置，包括G0A电路，还包括上述的起始信号生成电路；[0137]所述起始信号生成电路与所述GOA电路连接，用于为所述GOA电路提供起始信号。[0138]以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

权利要求：1.一种起始信号生成电路，用于为GOA电路提供起始信号，所述GOA电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数，其特征在于，所述起始信号生成电路包括：下拉节点控制单元，分别与下拉节点和上拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点的电位；上拉控制节点控制单元，分别与第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端和上拉控制节点连接，用于在所述第一时钟信号输入端、第二时钟信号输入端和第2n时钟信号输入端的控制下控制所述上拉控制节点的电位；上拉节点控制单元，分别与所述上拉节点、所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端连接，用于在所述上拉控制节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述上拉节点的电位；存储单元，连接于所述上拉节点与起始信号输出端之间；以及，起始信号输出单元，分别与所述上拉节点、所述下拉节点、所述第二时钟信号输入端、起始信号输出端、所述第一电平输入端和所述第二电平输入端连接，用于在所述上拉节点、所述下拉节点和所述第二时钟信号输入端的控制下，控制所述起始信号输出端与所述第一电平输入端连接或控制所述起始信号输出端与所述第二电平输入端连接；n为大于1而小于等于N的整数。2.如权利要求1所述的起始信号生成电路，其特征在于，在每一帧显示时间段内，每个时钟信号输入端输入的时钟信号的周期T相等，相邻后一个时钟信号比相邻前一个时钟信号周期延迟T2N。3.如权利要求1或2所述的起始信号生成电路，其特征在于，所述下拉节点控制单元还分别与第一电平输入端和第二电平输入端连接，具体用于当所述上拉节点的电位为第一电平时控制所述下拉节点与第二电平输入端连接，当所述上拉节点的电位为第二电平时控制所述下拉节点与所述第一电平输入端连接；所述上拉控制节点控制单元还与所述第二电平输入端连接，具体用于在第一时钟信号输入端输入第一电平而第二时钟信号输入端和第2n时钟信号输入端都输入第二电平时控制所述上拉控制节点与所述第一时钟信号输入端连接，并用于当所述第二时钟信号输入端输入第一电平和或第2n时钟信号输入端输入第一电平时控制所述上拉控制节点与所述第二电平输入端连接。4.如权利要求3所述的起始信号生成电路，其特征在于，所述下拉节点控制单元包括：第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与下拉控制节点连接，第二极与所述第二电平输入端连接；第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输入端连接；第三下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉控制节点连接;以及，第四下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述下拉节点连接。_5.如权利要求3所述的起始信号生成电路，其特征在于，所述上拉控制节点控制单元包括：上拉控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述上拉控制节点连接；第一上拉控制节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接;以及，第n上拉控制节点控制晶体管，栅极与所述第2n时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第二电平输入端连接。_6.如权利要求1或2所述的起始信号生成电路，其特征在于，所述上拉节点控制单元还分别与所述第一电平输入端和所述第二电平输入端连接，具体用于当所述上拉控制节点的电位为第一电平时控制所述上拉节点与所述第一电平输入端连接，并所述下拉节点的电位为第一电平和或所述第二时钟信号输入端输入第一电平时控制所述上拉节点与所述第二电平输入端连接；所述起始信号输出单元具体用于当所述上拉节点的电位为第一电平时控制所述起始信号输出端与所述第一电平输入端连接，并当所述下拉节点的电位为第一电平和或所述第二时钟信号输入端输入第一电平时控制所述起始信号输出端与所述第二电平输入端连接。7.如权利要求6所述的起始信号生成电路，其特征在于，所述上拉节点控制单元包括：第一上拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述上拉节点连接；第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接;以及，第三上拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接。8.如权利要求6所述的起始信号生成电路，其特征在于，所述起始信号输出单元包括：第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第一电平输入端连接，第二极与所述起始信号输出端连接；第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接;以及，第三起始信号输出晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述起始信号输出端连接，第二极与所述第二电平输入端连接。9.一种起始信号生成电路的驱动方法，应用于如权利要求1至8中任一权利要求所述的起始信号生成电路，所述起始信号生成电路用于为GOA电路提供起始信号，所述GOA电路分别与2N个时钟信号输入端、第一电平输入端和第二电平输入端连接，N为大于1的整数;其特征在于，所述驱动方法包括：当第一时钟信号输入端输入第一电平并第二时钟信号输入端和第2n时钟信号输入端都输入第二电平时，上拉控制节点控制单元控制上拉控制节点与所述第一时钟信号输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制上拉节点的电位为第一电平；在所述上拉节点的控制下，下拉节点控制单元控制下拉节点的电位为第二电平;起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制起始信号输出端输出第一电平；当第二时钟信号输入端输入第一电平时，所述上拉控制节点控制单元控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单兀在所述上拉控制节点和所述第一时钟信号输入端的控制下控制所述上拉节点的电位为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；当第2n时钟信号输入端输入第一电平时，所述上拉控制节点控制单元继续控制所述上拉控制节点与所述第二电平输入端连接，上拉节点控制单元在所述上拉控制节点的控制下控制所述上拉节点的电位维持为第二电平，下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平，所述起始信号输出单元在所述上拉节点和所述下拉节点的控制下控制所述起始信号输出端输出第二电平；n为大于1而小于等于N的整数。10.—种栅极驱动装置，包括GOA电路，其特征在于，还包括如权利要求1至8中任一权利要求所述的起始信号生成电路；所述起始信号生成电路与所述G0A电路连接，用于为所述G〇A电路提供起始信号。

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