申请/专利权人：合肥京东方卓印科技有限公司;京东方科技集团股份有限公司

申请日：2019-02-25

公开（公告）日：2021-01-05

公开（公告）号：CN109658865B

主分类号：G09G3/3208(20160101)

分类号：G09G3/3208(20160101);G09G3/36(20060101);G11C19/28(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.01.05#授权;2019.05.14#实质审查的生效;2019.04.19#公开

摘要：一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括：第一输入电路、第二输入电路、输出电路和补偿电路，所述第一输入电路连接第一节点，被配置为响应于第一控制信号将第一输入信号写入至所述第一节点；所述第二输入电路连接到所述第一节点和第二节点，被配置为响应于检测控制信号将第二输入信号输入至所述第二节点，且响应于第二控制信号将所述第二节点的电平传输到所述第一节点；所述补偿电路连接到所述第二节点，被配置为对所述第二节点的电平进行补偿；所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将复合输出信号输出至所述输出端。

主权项：1.一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路和补偿电路，其中，所述第一输入电路连接第一节点，被配置为响应于第一控制信号将第一输入信号写入至所述第一节点；所述第二输入电路连接到所述第一节点和第二节点，被配置为响应于检测控制信号将第二输入信号输入至所述第二节点，且响应于第二控制信号将所述第二节点的电平传输到所述第一节点；所述补偿电路连接到所述第二节点，被配置为对所述第二节点的电平进行补偿；所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将复合输出信号输出至所述输出端。

全文数据：移位寄存器单元及其驱动方法、栅极驱动电路、显示装置技术领域本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。背景技术在显示技术领域，显示面板例如液晶显示面板Liquidcrystaldisplay,LCD或有机发光二极管OrganicLightEmittingDiode,OLED显示面板，包括多条栅线和多条数据线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片GateIntegratedCircuit中。随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。在驱动芯片设计中，芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。发明内容本公开一些实施例提供一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路和补偿电路，所述第一输入电路连接第一节点，被配置为响应于第一控制信号将第一输入信号写入至所述第一节点；所述第二输入电路连接到所述第一节点和第二节点，被配置为响应于检测控制信号将第二输入信号输入至所述第二节点，且响应于第二控制信号将所述第二节点的电平传输到所述第一节点；所述补偿电路连接到所述第二节点，被配置为对所述第二节点的电平进行补偿；所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将复合输出信号输出至所述输出端。例如，在本公开一些实施例提供的移位寄存器单元中，所述补偿电路包括第一补偿子电路、第二补偿子电路和存储子电路，所述第一补偿子电路分别连接到所述第二节点和第三节点，且被配置为在所述第二节点的电平的控制下，将第一时钟信号写入所述第三节点；所述存储子电路分别连接到所述第二节点和所述第三节点，且被配置为基于写入至所述第三节点的所述第一时钟信号对所述第二节点的电平进行补偿；所述第二补偿子电路连接到所述第三节点，且被配置为在补偿降噪信号的控制下，对所述第三节点进行降噪。例如，在本公开一些实施例提供的移位寄存器单元中，所述第二补偿子电路还连接到第四节点，以接收所述第四节点的电压作为所述补偿降噪信号。例如，在本公开一些实施例提供的移位寄存器单元中，所述第一补偿子电路包括第一补偿晶体管，所述第二补偿子电路包括第二补偿晶体管，所述存储子电路包括第一电容，所述第一补偿晶体管的第一极连接到第一时钟信号端以接收所述第一时钟信号，所述第一补偿晶体管的第二极连接到所述第三节点，所述第一补偿晶体管的栅极连接到所述第二节点，所述第一电容的第一端连接到所述第二节点，所述第一电容的第二端连接到所述第三节点，所述第二补偿晶体管的第一极连接到所述第三节点，所述第二补偿晶体管的第二极连接到第一电压端，所述第二补偿晶体管的栅极连接到所述第四节点。例如，在本公开一些实施例提供的移位寄存器单元中，所述第一时钟信号和所述第二控制信号相同。例如，在本公开一些实施例提供的移位寄存器单元中，所述第二输入电路包括充电子电路和隔离子电路，所述充电子电路被配置为响应于所述检测控制信号，将所述第二输入信号输入至所述第二节点；所述隔离子电路分别连接所述第一节点和所述第二节点，被配置为在所述第二控制信号的控制下，将所述第二节点的电平传输到所述第一节点。例如，在本公开一些实施例提供的移位寄存器单元中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述检测控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极连接到所述第二节点；所述隔离子电路包括第二晶体管，所述第二晶体管的栅极配置为接收所述第二控制信号，所述第二晶体管的第一极连接至所述第二节点，所述第二晶体管的第一极连接至所述第一节点。例如，本公开一些实施例提供的移位寄存器单元还包括第一控制信号端，所述第一输入电路包括第三晶体管，所述第三晶体管的栅极连接至第一控制信号端以接收所述第一控制信号，所述第三晶体管的第一极被配置为接收所述第一输入信号，所述第三晶体管的第二极与所述第一节点连接。例如，在本公开一些实施例提供的移位寄存器单元中，所述输出端包括移位信号输出端和第一扫描信号输出端，所述输出电路包括第一输出晶体管、第二输出晶体管和第二电容；所述第一输出晶体管的栅极与所述第一节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接；所述第二输出晶体管的栅极和所述第一节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一扫描信号输出端连接；所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端与所述第二输出晶体管的第二极连接；所述第一输出时钟信号经由所述第一输出晶体管传输到所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输到所述第一扫描信号输出端以作为第二输出信号，所述复合输出信号包括所述第一输出信号和所述第二输出信号。例如，在本公开一些实施例提供的移位寄存器单元中，所述输出端还包括第二扫描信号输出端，所述输出电路还包括第三输出晶体管和第三电容，所述第三输出晶体管的栅极与所述第一节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二扫描信号输出端连接，所述第三电容的第一端和所述第一节点连接，所述第三电容的第二端与所述第三输出晶体管的第二极连接，所述第二输出时钟信号经由所述第三输出晶体管传输到所述第二扫描信号输出端以作为第三输出信号，所述复合输出信号还包括所述第三输出信号。例如，本公开一些实施例提供的移位寄存器单元还包括降噪电路和第一控制电路，所述降噪电路连接所述第一节点、第四节点和所述输出端，且被配置为在所述第四节点的电平的控制下，同时对所述第一节点和所述输出端进行降噪；所述第一控制电路连接所述第一节点和所述第四节点，且配置为在所述第一节点的电平的控制下，对所述第四节点的电平进行控制。例如，本公开一些实施例提供的移位寄存器单元还包括第二控制电路，所述第二控制电路连接第四节点，且被配置为响应于第三控制信号对所述第四节点的电平进行控制。例如，本公开一些实施例提供的移位寄存器单元还包括第三控制电路，所述第三控制电路连接第四节点，且被配置为响应于第四控制信号对所述第四节点的电平进行控制。例如，本公开一些实施例提供的移位寄存器单元还包括：第一复位电路和第二复位电路，所述第一复位电路连接所述第一节点，且被配置为响应于第一复位控制信号对所述第一节点进行复位；所述第二复位电路连接所述第一节点，且被配置为响应于第二复位控制信号对所述第一节点进行复位。例如，本公开一些实施例提供的移位寄存器单元还包括：降噪电路、第一控制电路、第二控制电路、第三控制电路、第一复位电路和第二复位电路，所述补偿电路包括第一补偿晶体管、第二补偿晶体管和第一电容，所述第一补偿晶体管的第一极连接到第一时钟信号端以接收第一时钟信号，所述第一补偿晶体管的第二极连接到第三节点，所述第一补偿晶体管的栅极连接到所述第二节点，所述第一电容的第一端连接到所述第二节点，所述第一电容的第二端连接到所述第三节点，所述第二补偿晶体管的第一极连接到所述第三节点，所述第二补偿晶体管的第二极连接到第一电压端，所述第二补偿晶体管的栅极连接到第四节点，以接收所述第四节点的电压作为补偿降噪信号；所述第二输入电路包括充电子电路和隔离子电路，所述充电子电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述检测控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极连接到所述第二节点，所述隔离子电路包括第二晶体管，所述第二晶体管的栅极配置为接收所述第二控制信号，所述第二晶体管的第一极连接至所述第二节点，所述第二晶体管的第一极连接至所述第一节点；所述第一输入电路包括第三晶体管，所述第三晶体管的栅极被配置为接收所述第一控制信号，所述第三晶体管的第一极被配置为接收所述第一输入信号，所述第三晶体管的第二极与所述第一节点连接；所述输出电路包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第二电容和第三电容，所述输出端包括移位信号输出端、第一扫描信号输出端和第二扫描信号输出端，所述第一输出晶体管的栅极与所述第一节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接，所述第二输出晶体管的栅极和所述第一节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一扫描信号输出端连接，所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端与所述第一输出晶体管的第二极连接，所述第三输出晶体管的栅极与所述第一节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二扫描信号输出端连接，所述第三电容的第一端和所述第一节点连接，所述第三电容的第二端与所述第三输出晶体管的第二极连接，所述第一输出时钟信号经由所述第一输出晶体管传输到所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输到所述第一扫描信号输出端以作为第二输出信号，所述第二输出时钟信号经由所述第三输出晶体管传输到所述第二扫描信号输出端以作为第三输出信号，所述复合输出信号包括所述第一输出信号、所述第二输出信号和所述第三输出信号；所述降噪电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极与所述第四节点连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述第一电压端连接，所述第五晶体管的栅极与所述第四节点连接，所述第五晶体管的第一极与所述移位信号输出端连接，所述第五晶体管的第二极与所述第一电压端连接，所述第六晶体管的栅极与所述第四节点连接，所述第六晶体管的第一极与所述第一扫描信号输出端连接，所述第六晶体管的第二极与第二电压端连接，所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与所述第二扫描信号输出端连接，所述第七晶体管的第二极与所述第二电压端连接；所述第一控制电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极和第一极连接且被配置为连接第三电压端，所述第八晶体管的第二极连接所述第四节点，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的第一极连接到所述第四节点，所述第九晶体管的第二极连接到所述第一电压端；所述第一复位电路包括第十晶体管，所述第十晶体管的栅极连接至第一复位控制信号端以接收第一复位控制信号，所述第十晶体管的第一极连接到所述第一节点，所述第十晶体管的第二极连接到所述第一电压端；所述第二复位电路包括第十一晶体管，所述第十一晶体管的栅极连接至第一复位控制信号端以接收第二复位控制信号，所述第十一晶体管的第一极连接到所述第一节点，所述第十一晶体管的第二极连接到所述第一电压端；所述第二控制电路包括第十二晶体管和第十三晶体管，所述第三控制信号包括第一时钟信号和所述第二节点的电压值，所述第十二晶体管的栅极被配置为接收所述第一时钟信号，所述第十二晶体管的第一极被配置为连接所述第四节点，所述第十二晶体管的第二极连接到所述第十三晶体管的第一极，所述第十三晶体管的栅极连接到所述第二节点，所述第十三晶体管的第二极连接到所述第一电压端；所述第三控制电路包括第十四晶体管，所述第十四晶体管的栅极被配置为接收所述第四控制信号，所述第十四晶体管的第一极连接至所述第四节点，所述第十四晶体管的第二极连接所述第一电压端。本公开一些实施例还提供一种栅极驱动电路，包括多个级联的如上述任一实施例所述的移位寄存器单元。例如，本公开一些实施例提供的栅极驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，在所述移位寄存器单元包括第一输出时钟信号端的情形下，第4n1-3级移位寄存器单元的第一输出时钟信号端与所述第一时钟信号线连接；第4n1-2级移位寄存器单元的第一输出时钟信号端与所述第二时钟信号线连接；第4n1-1级移位寄存器单元的第一输出时钟信号端与所述第三时钟信号线连接；第4n1级移位寄存器单元的第一输出时钟信号端与所述第四时钟信号线连接；n1为大于0的整数。例如，本公开一些实施例提供的栅极驱动电路还包括第五时钟信号线、第六时钟信号线、第七时钟信号线和第八时钟信号线，在所述移位寄存器单元包括第二输出时钟信号端的情形下，所述第4n1-3级移位寄存器单元的第二输出时钟信号端与所述第五时钟信号线连接；所述第4n1-2级移位寄存器单元的第二输出时钟信号端与所述第六时钟信号线连接；所述第4n1-1级移位寄存器单元的第二输出时钟信号端与所述第七时钟信号线连接；所述第4n1级移位寄存器单元的第二输出时钟信号端与所述第八时钟信号线连接。例如，在本公开一些实施例提供的栅极驱动电路中，在所述移位寄存器单元包括移位信号输出端和第一控制信号端的情形下，第n2+3级移位寄存器单元的第一控制信号端和第n2级移位寄存器单元的移位信号输出端连接，n2为大于0的整数。例如，在本公开一些实施例提供的栅极驱动电路中，所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二输入信号。例如，在本公开一些实施例提供的栅极驱动电路中，在所述移位寄存器单元还包括第一复位控制信号端的情形下，所述第n2级移位寄存器单元的第一复位控制信号端和所述第n2+3级移位寄存器单元的移位信号输出端连接。本公开一些实施例还提供一种显示装置，包括上述任一实施例所述的栅极驱动电路。本公开一些实施例还提供一种如上述任一实施例所述的移位寄存器单元的驱动方法，其中，一帧包括显示时段和消隐时段，所述显示时段包括第一输入阶段和第一输出阶段，所述消隐时段包括第二输入阶段和第二输出阶段，所述驱动方法包括：在所述第一输入阶段，响应于所述第一控制信号，所述第一输入电路将所述第一输入信号写入到所述第一节点；在所述第一输出阶段，在所述第一节点的电平的控制下，所述输出电路将所述复合输出信号输出至所述输出端；在所述第二输入阶段，所述补偿电路对所述第二节点的电平进行补偿，以及所述第二输入电路响应于所述第二控制信号，以将所述第二节点的电平传输到所述第一节点；在所述第二输出阶段，所述输出电路在所述第一节点的电平的控制下，将所述复合输出信号输出至所述输出端。附图说明为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。图1为本公开一些实施例提供的一种移位寄存器单元的示意框图；图2A为本公开一些实施例提供的另一种移位寄存器单元的示意框图；图2B为本公开一些实施例提供的又一种移位寄存器单元的示意框图；图3A为本公开另一些实施例提供的一种移位寄存器单元的示意框图；图3B为本公开另一些实施例提供的又一种移位寄存器单元的示意框图；图3C为本公开另一些实施例提供的另一种移位寄存器单元的示意框图；图3D为本公开另一些实施例提供的再一种移位寄存器单元的示意框图；图4A为图3D中所示的移位寄存器单元的一种电路结构图；图4B为图3D中所示的移位寄存器单元的另一种电路结构图；图5为本公开一些实施例提供的一种移位寄存器单元的信号时序图；图6为本公开一些实施例提供的一种栅极驱动电路的示意框图；图7为本公开一些实施例提供的一种栅极驱动电路的信号时序图；图8为本公开一些实施例提供的一种显示装置的示意框图；以及图9为本公开一些实施例提供的一种移位寄存器单元的驱动方法的流程图。具体实施方式为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。在OLED显示面板中，为了对像素电路中的驱动晶体管的阈值漂移、电源线的电压降、有机发光二极管的老化等造成的显示不均匀进行补偿，可以采用外部补偿方式。在外部补偿方式中，像素电路包括数据写入晶体管、驱动晶体管、存储电容、感测晶体管和感测线，通过该感测晶体管和感测线来感测驱动晶体管的阈值电压或像素电路中的电源电压降等，并基于感测线上的感测数据进行补偿。像素电路的工作周期也包括显示时段和感测时段或消隐时段。在进行外部补偿时，在一帧的显示时段Display，栅极驱动电路需要提供用于数据写入晶体管的显示输出信号，在一帧的消隐时段Blank，栅极驱动电路需要提供用于感测晶体管的消隐输出信号。在OLED显示面板中，栅极驱动电路Gate-driveronArray，GOA的移位寄存器单元包括检测子电路、显示扫描子电路和输出两者复合脉冲的连接子电路或门电路或Hiz电路，此时，移位寄存器单元可以输出具有不同宽度和时序的两个波形组成的复合波形的输出脉冲，从而为像素电路中的数据写入晶体管和感测晶体管分别提供显示输出信号和消隐输出信号。然而，该移位寄存器单元的结构非常复杂，且尺寸较大，不利于实现高分辨率和窄边框，也不利于减小芯片面积以降低成本。目前，栅极驱动电路输出的消隐输出信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的像素单元的消隐输出信号，在第二帧的消隐时段输出用于显示面板中第二行的像素单元的消隐输出信号，依次类推，从而完成对显示面板的逐行顺序补偿。长时间的逐行顺序补偿会带来两个严重的问题：一个是在进行多帧的扫描显示过程中会有一条逐行移动的扫描线，另一个是由于补偿时间的差异造成显示面板上的不同区域亮度差异较大。此外，栅极驱动电路的移位寄存器单元包括多个薄膜晶体管，由于薄膜晶体管输出的信号存在阈值损失，该移位寄存器单元输出的脉冲信号不准确，从而影响显示效果、降低显示质量。本公开至少一些实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元包括第一输入电路、第二输入电路、输出电路和补偿电路。第一输入电路连接第一节点，配置为响应于第一控制信号将第一输入信号写入至第一节点；第二输入电路连接到第一节点和第二节点，被配置为响应于检测控制信号将第二输入信号输入至第二节点，且响应于第二控制信号将第二节点的电平传输到第一节点；补偿电路连接到第二节点，配置为对第二节点的电平进行补偿；输出电路连接第一节点和输出端，且配置为在第一节点的电平的控制下，将复合输出信号输出至输出端。该移位寄存器单元的电路结构简单，可以补偿在消隐时段写入第一节点的电平的阈值电压损失，从而防止由于晶体管的阈值电压损失而对输出信号造成影响，增强电路的信赖性。同时，该移位寄存器单元还可以实现随机补偿，避免由于逐行顺序补偿造成的扫描线和面板的亮度偏差，提高显示均匀性，提升显示效果。需要说明的是，在本公开的实施例中，“随机补偿”指的是区别于逐行顺序补偿的一种外部补偿方法，在该补偿方法中，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的像素单元的消隐输出信号，以下各实施例与此相同，不再赘述。另外，在本公开的实施例中，“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如，在显示时段中，栅极驱动电路输出多个显示输出信号，该多个显示输出信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中，栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行像素单元中的感测晶体管，以完成该行像素单元的外部补偿。下面结合附图对本公开的一些实施例进行详细说明，但是本公开并不限于这些具体的实施例。图1为本公开一些实施例提供的一种移位寄存器单元的示意框图，图2A为本公开一些实施例提供的另一种移位寄存器单元的示意框图，图2B为本公开一些实施例提供的又一种移位寄存器单元的示意框图。例如，如图1所示，该移位寄存器单元10可以包括第一输入电路100、第二输入电路200、输出电路300和补偿电路400。通过级联多个该移位寄存器单元10可以得到栅极驱动电路，该栅极驱动电路用于驱动显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。例如，如图1所示，第一输入电路100连接第一节点Q，且被配置为响应于第一控制信号将第一输入信号写入到第一节点Q例如，这里第一节点Q为上拉节点。例如，在一些示例中，第一输入电路100与第一输入信号端DP、第一控制信号端STU2和第一节点Q连接，在第一控制信号端STU2提供的第一控制信号的控制下，当第一输入电路100导通时，第一输入信号端DP和第一节点Q连接，从而使第一输入信号端DP提供的第一输入信号被写入到第一节点Q，从而控制第一节点Q的电平，例如将第一节点Q的电位上拉到工作电位。例如，第二输入电路200连接到第一节点Q和第二节点H，被配置为响应于检测控制信号将第二输入信号输入至第二节点H，且响应于第二控制信号将第二节点H的电平传输到第一节点Q。例如，在一些示例中，第二输入电路200与第二输入信号端BP、第二控制信号端STU1和检测控制信号端OE连接，且被配置为在检测控制信号端OE提供的检测控制信号的控制下利用第二输入信号对第二节点H的电平进行控制，例如对于第二节点H进行充电，然后根据第二控制信号端STU1提供的第二控制信号将第二节点H的电平传输到第一节点Q，从而将第一节点Q的电位上拉到工作电位。例如，第二输入电路200可以在第N帧的显示时段利用第二输入信号对第二节点H进行充电，并在第N帧的消隐时段，根据第二控制信号将第二节点H的电平传输到第一节点Q。又例如，第二输入电路200还可以在第N帧的消隐时段利用第二输入信号对第二节点H进行充电，并在第N+1帧的消隐时段第二控制信号将第二节点H的电平传输到第一节点Q。本公开的实施例对此不作限定。例如，如图1所示，输出电路300连接第一节点Q和输出端OP，且被配置为在第一节点Q的电平的控制下，将复合输出信号输出至输出端OP。例如，在一些示例中，输出电路300还可以与第一输出时钟信号端CLKD连接，在第一节点Q的电平的控制下，当输出电路300导通时，使第一输出时钟信号端CLKD提供的第一输出时钟信号分别通过不同的晶体管输出至输出端OP以作为第一输出信号和第二输出信号。复合输出信号包括第一输出信号和第二输出信号，第一输出信号和第二输出信号相同。第二输出信号可以用于驱动显示面板中的像素单元进行显示或实现外部补偿。在多个移位寄存器单元10级联的情况下，第一输出信号可以用于上下级移位寄存器单元的扫描移位。例如，如图1所示，补偿电路400连接到第二节点H，被配置为对第二节点H的电平进行补偿。例如，补偿电路400可以在第N帧的消隐时段，对第二节点H的电平进行补偿，以补偿阈值电压损失等因素对于第二节点H的电平的影响，以提高对于第二节点H的电平控制。例如，如图2A所示，在一些示例中，补偿电路400包括第一补偿子电路401、第二补偿子电路402和存储子电路403。第一补偿子电路401分别连接到第二节点H和第三节点N，且被配置为在第二节点H的电平的控制下，将第一时钟信号写入第三节点N；存储子电路403分别连接到第二节点H和第三节点N，且被配置为基于写入至第三节点N的第一时钟信号对第二节点H的电平进行补偿；第二补偿子电路402连接到第三节点N，且被配置为在补偿降噪信号CM的控制下，对第三节点N进行降噪。例如，如图2B所示，在一些实施例中，第二补偿子电路402还连接到第四节点QB，以接收第四节点QB的电压作为补偿降噪信号CM。也就是说，在第四节点QB的电平的控制下，第二补偿子电路402可以对第三节点N进行降噪。从而，不用为第二补偿子电路402单独设置一条信号线以用于提供补偿降噪信号CM，节省信号线数量。需要说明的是，在另一些示例中，第二补偿子电路402也可以连接到单独设置的补偿降噪信号端，补偿降噪信号端被配置为输出补偿降噪信号CM。本公开对此不作具体限制。例如，在一些示例中，第一补偿子电路401还连接到第一时钟信号端CLKA，在第二节点H的电平的控制下，当第一补偿子电路401导通时，第一时钟信号端CLKA提供的第一时钟信号可以被写入第三节点N。第二补偿子电路402还连接到第一电压端VGL1，在补偿降噪信号CM即第四节点QB的电平的控制下，当第二补偿子电路402导通时，第一电压端VGL1提供的第一电压可以被写入第三节点N以实现对第三节点N进行降噪。在移位寄存器单元不包括补偿电路400的情形下，由于晶体管具有阈值电压损失，在通过第二输入电路200将第二输入信号输入至第二节点H时，存在阈值电压损失问题，从而导致第二节点H的信号与第二输入信号不相等；然后再将第二节点H的电平写入第一节点Q时，还存在阈值电压损失问题，也就是说，经过两次阈值电压损失，最终第二输入信号被传输至第一节点Q，从而导致第一节点Q的电平与第二输入信号相差较大，写入到第一节点Q的高电平会低于预定值，从而影响输出端OP输出的复合输出信号。本公开的实施例提供的移位寄存器单元10包括补偿电路400，补偿电路400可以在一帧的消隐时段中对第二节点H的电平进行补偿，从而解决第二节点H处的阈值电压损失的问题，使第二节点H处的信号大于或等于第二输入信号，由此，在第二输入电路200将第二节点H的电平写入第一节点Q后，第一节点Q的电平能够达到预定值，解决由于阈值电压损失而造成第一节点Q处的高电平会低于预定值的问题，因此可防止由于晶体管的阈值电压损失而影响输出信号的质量，增强电路的信赖性。在本公开的一些实施例提供的移位寄存器单元10中，可以将第一输入电路100实现为显示扫描子电路、输出电路300实现为连接子电路和第二输入电路200实现为检测子电路进行整合，使用通过级联多个该移位寄存器单元10得到的栅极驱动电路来驱动显示面板时，则可以使一帧画面的消隐时段的消隐输出信号和显示时段的显示输出信号通过同一个输出电路输出，从而简化移位寄存器单元以及由此得到的栅极驱动电路的电路结构，减小移位寄存器单元以及包括移位寄存器单元的栅极驱动电路的尺寸。例如，如图2A和图2B所示，输出电路300还可以与第二输出时钟信号端CLKE连接，在第一节点Q的电平的控制下，当输出电路300导通时，使第二输出时钟信号端CLKE提供的第二输出时钟信号输出至输出端OP以作为第二输出信号。复合输出信号还包括第三输出信号。第二输出信号和第三输出信号可以是具有不同宽度和时序的相互独立的两个波形。例如，第一输入电路100被配置为在一帧的显示阶段将第一节点Q的电位上拉到工作电位，第二输入电路200被配置为在一帧的消隐阶段将第一节点Q的电位上拉到工作电位。例如，在一帧的显示时段，输出电路300在第一节点Q的电平的控制下经由输出端OP输出第二输出信号，以通过与之相连的栅线驱动对应像素单元中的扫描晶体管，从而进行显示；在一帧的消隐时段，输出电路300在第一节点Q的电平的控制下经由输出端OP输出第三输出信号，以驱动像素单元中的感测晶体管，从而进行补偿检测。例如，如图2A和图2B所示，第二输入电路200可以包括充电子电路210和隔离子电路220。例如，充电子电路210被配置为响应于检测控制信号，将第二输入信号输入至第二节点H。例如，在一些示例中，充电子电路210连接第二节点H、检测控制信号端OE和第二输入信号端BP，在检测控制信号端OE提供的检测控制信号的控制下，当充电子电路210导通时，第二输入信号端BP和第二节点H连接，从而将第二输入信号写入第二节点H。例如，在一个示例中，在检测控制信号的控制下，当充电子电路210导通时，第二输入信号可以为高电平，以对第二节点H进行充电。例如，检测控制信号可以为随机信号，在一些示例中，检测控制信号端OE与外部控制电路连接，外部控制电路可以向检测控制信号端OE提供检测控制信号，且检测控制信号为随机信号。外部控制电路例如可以为采用现场可编程门阵列FieldProgrammableGateArray，FPGA或其他信号发生电路实现，由此输出适当类型的随机信号作为检测控制信号。例如，外部控制电路可以被配置为在一帧的显示时段将随机信号输出至检测控制信号端OE。例如，在一些示例中，外部控制电路可以与所有级移位寄存器单元的移位信号输出端连接，根据实际需要，外部控制电路可以在一帧的显示时段随机选择一个移位寄存器单元的移位信号输出端的信号，并将该信号传输至所有移位寄存器单元中的检测控制信号端OE。例如，输出端OP可以包括移位信号输出端，在一些示例中，第i+2级移位寄存器单元的第二输入信号端BP可以与第i级移位寄存器单元的移位信号输出端连接，从而移位信号输出端输出的信号可以作为第二输入信号。在进行随机检测时，在第N帧时，需要对显示面板中的第i+2行像素单元进行检测时。第i+2行像素单元与第i+2级移位寄存器单元对应，在第N帧的显示时段，外部控制电路用于将第i级移位寄存器单元的移位信号输出端输出的信号传输至所有级移位寄存器单元的检测控制信号端OE，即所有级移位寄存器单元的检测控制信号可以与第i级移位寄存器单元的移位信号输出端输出的信号的波形脉冲宽度和时序相同，当输出信号的波形不重叠时，在检测控制信号端OE控制下，只有第i+2级移位寄存器单元中的充电子电路210可以将高电平的第二输入信号传输至第二节点H，以使得第二节点H被充电至高电平。由此，在第N帧的消隐时段中，第i+2级移位寄存器单元的第二节点H的高电平信号可以被传输第一节点Q，从而第i+2级移位寄存器单元的输出电路300可以输出用于驱动第i+2行像素单元中的感测晶体管的消隐输出信号。i为正整数。例如，本公开的一些实施例提供的移位寄存器单元还可以实现逐行顺序补偿。在进行逐行顺序补偿时，在一些示例中，本级移位寄存器单元的第二输入信号端BP均可以与本级移位寄存器单元的移位信号输出端CR连接，所有级移位寄存器单元的检测控制信号端OE在第一帧的显示时段时接收第一级移位寄存器单元的移位信号输出端CR的信号，所有级移位寄存器单元的检测控制信号端OE在第二帧的显示时段时接收第二级移位寄存器单元的移位信号输出端CR的信号，依次类推，由此，在第一帧的显示时段，第一级移位寄存器单元的第二节点H可以被充电至高电平，在第二帧的显示时段，第二级移位寄存器单元的第二节点H可以被充电至高电平，从而显示面板可以实现逐行顺序补偿。例如，隔离子电路220分别连接第一节点Q和第二节点H，被配置为在第二控制信号的控制下，将第二节点H的电平传输到第一节点Q。例如，隔离子电路220设置在第一节点Q和第二节点H之间，用于防止第一节点Q与第二节点H的相互影响。例如，在不需要将第二节点H的电平传输到第一节点Q时，隔离子电路220可以断开第一节点Q与第二节点H之间的电连接。例如，在一些示例中，隔离子电路220与第一节点Q、第二节点H和第二控制信号端连接，被配置为在第二控制信号端STU1提供的第二控制信号的控制下导通，使第一节点Q和第二节点H连接，从而将第二节点H的电平传输到第一节点Q。例如，在一个示例中，当隔离子电路220在第二控制信号的控制下导通时，第二节点H的电平为高电平，从而将第一节点Q的电位上拉到工作电位。例如，在一些实施例中，第一时钟信号和第二控制信号相同，第一时钟信号端CLKA等同于前述的第二控制信号端STU1，即第二控制信号端STU1和第一时钟信号端CLKA为同一个信号端。隔离子电路220和第一补偿子电路401连接至同一个信号端，例如第一时钟信号端CLKA，从而隔离子电路220可以在第一时钟信号端CLKA提供的第一时钟信号的控制下，将第二节点H的电平传输到第一节点Q；同时，第一补偿子电路401可以将第一时钟信号写入第三节点N。需要说明的是，本公开的各实施例中，第二输入电路200可以包括任意适用的子电路，不局限于上述充电子电路210和隔离子电路220，只要能实现相应功能即可。此外，图2A和图2B所示的移位寄存器单元10的其他电路结构与图1中所示的移位寄存器单元10基本上相同，重复之处不再赘述。图3A为本公开另一些实施例提供的一种移位寄存器单元的示意框图；图3B为本公开另一些实施例提供的又一种移位寄存器单元的示意框图；图3C为本公开另一些实施例提供的另一种移位寄存器单元的示意框图；图3D为本公开另一些实施例提供的再一种移位寄存器单元的示意框图。例如，如图3A所示，移位寄存器单元还包括降噪电路500这里为下拉电路和第一控制电路600。例如，降噪电路500连接第一节点Q、第四节点QB这里第四节点QB为下拉节点和输出端OP，且被配置为在第四节点QB的电平的控制下，同时对第一节点Q和输出端OP进行降噪。例如，在一些示例中，降噪电路500与第一节点Q、第四节点QB、输出端OP和第一电压端VGL1连接。在第四节点QB的电平的控制下，当降噪电路500导通时，第一节点Q和输出端OP均连接第一电压端VGL1，从而通过第一电压端VGL1将第一节点Q和输出端OP下拉至非工作电位，以实现降噪。需要说明的是，在本公开的实施例中，第一电压端VGL1例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。例如，第一控制电路600被配置为在第一节点Q的电平的控制下，对第四节点QB的电平进行控制。例如，第一控制电路600与第一节点Q和第四节点QB均连接，被配置为当第一节点Q为高电平时将第四节点QB的电平下拉至低电平，当第一节点Q为低电平时将第四节点QB上拉为高电平。例如，第一控制电路600可以为反相电路。例如，如图3B所示，移位寄存器单元10还包括第二控制电路610。第二控制电路610被配置为响应于第三控制信号对第四节点QB的电平进行控制。例如，第二控制电路610连接第四节点QB、第三控制信号端Con1和第一电压端VGL1。例如，在一帧的消隐时段，在第三控制信号端Con1提供的第三控制信号的控制下，当第二控制电路610导通时，从而第四节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第四节点QB的电平下拉至非工作电位，从而在消隐时段中，可以保证第四节点QB处于低电平，降低第四节点QB对第一节点Q的影响，使得第一节点Q的高电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强电路的信赖性。例如，在一些实施例中，第三控制信号包括第一时钟信号，即在该示例中，用于提供第一时钟信号的第一时钟信号端CLKA等同于前述的第三控制信号端Con1，即第三控制信号端Con1和第一时钟信号端CLKA为同一个信号端。例如，在另一些实施例中，第三控制信号包括第一时钟信号和第二节点H的电压值，从而第二控制电路610还连接至第二节点H。从而在一帧的消隐时段，在第二节点H的电压和第一时钟信号的控制下，第二控制电路610导通，以对第四节点QB进行下拉，确保第四节点QB处于低电平。例如，如图3C所示，移位寄存器单元10还包括第三控制电路620。第三控制电路620被配置为响应于第四控制信号对第四节点QB的电平进行控制。例如，在一个示例中，第三控制电路620连接第四控制信号端Con2、第四节点QB和第一电压端VGL1。在一帧的显示时段，在第四控制信号端Con2提供的第四控制信号的控制下，当第三控制电路620导通时，第四节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第四节点QB的电平下拉至非工作电位，由此，在显示时段中，降低第四节点QB对第一节点Q的影响，使得第一节点Q的高电平达到预定值，防止晶体管阈值电压漂移后影响输出信号，增强电路的信赖性。例如，如图3D所示，与图3B和图3C所示的示例不同，移位寄存器单元10也可以包括第二控制电路610和第三控制电路620。在一帧的消隐时段，在第三控制信号端Con1提供的第三控制信号的控制下，当第二控制电路610导通时，第四节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第四节点QB的电平下拉至非工作电位。在一帧的显示时段，第三控制电路620被配置在第四控制信号端Con2提供的第四控制信号的控制下导通，第四节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第四节点QB的电平下拉至非工作电位。由此，在图3D所示的示例中，在消隐时段和显示时段，均可以将第四节点QB的电平下拉至非工作电位，从而降低第四节点QB对第一节点Q的影响，使得第一节点Q的高电平达到预定值。例如，如图3A-3D所示，移位寄存器单元10还包括第一复位电路700这里为显示复位电路和第二复位电路800这里为消隐复位电路。例如，第一复位电路700被配置为响应于第一复位控制信号对第一节点Q进行复位。例如，如图3A-3D所示，第一复位电路700连接第一复位控制信号端Re1、第一节点Q和第一电压端VGL1。在第一复位控制信号端Re1提供的第一复位控制信号的控制下，当第一复位电路700导通时，第一节点Q与第一电压端VGL1连接，从而利用第一电压端VGL1的第一电压对第一节点Q复位。例如，在一帧的显示时段，当输出电路300输出信号例如，第一输出信号、第二输出信号和第三输出信号后，利用第一电压端VGL1的第一电压对第一节点Q复位。例如，第二复位电路800被配置为响应于第二复位控制信号对第一节点Q进行复位。例如，如图3A-3D所示，第二复位电路800连接第二复位控制信号端Re2、第一节点Q和第一电压端VGL1。在第二复位控制信号端Re2提供的第二复位控制信号的控制下，当第二复位电路800导通时，第一节点Q与第一电压端VGL1连接，从而利用第一电压端VGL1的第一电压对第一节点Q复位。例如，在一帧的消隐时段，当输出电路300输出信号输出信号例如，第一输出信号、第二输出信号和第三输出信号后，利用第一电压端VGL1的第一电压对第一节点Q复位；又例如，在一帧的显示时段前，第二复位电路800可以响应于第二复位控制信号而导通，从而可以利用第一电压端VGL1的第一电压对第一节点Q进行复位。值得注意的是，在图3A-3D所示的示例中，第一控制电路600、第二控制电路610、第三控制电路620、第一复位电路700和第二复位电路800均连接到第一电源电压VGL1以接收直流低电平信号，但不限于此，第一控制电路600、第二控制电路610、第三控制电路620、第一复位电路700和第二复位电路800也可以分别连接到不同的电源电压端，以接收不同的低电平信号，只要能够实现相应的功能即可，本公开对此不作具体限制。需要说明的是，图3A-3D所示的移位寄存器单元10的其他电路结构与图2B中所示的移位寄存器单元10基本上相同，重复之处不再赘述。图4A为图3D中所示的移位寄存器单元的一种电路结构图，图4B为图3D中所示的移位寄存器单元的另一种电路结构图。在下面对本公开的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。例如，如图4A和图4B所示，第一补偿子电路401包括第一补偿晶体管M15，第二补偿子电路402包括第二补偿晶体管M16，存储子电路403包括第一电容C1。例如，如图4A和图4B所示，在一些示例中，第一补偿晶体管M15的第一极连接到第一时钟信号端CLKA以接收第一时钟信号，第一补偿晶体管M15的第二极连接到第三节点N，第一补偿晶体管M15的栅极连接到第二节点H。第一电容C1的第一端连接到第二节点H，第一电容C1的第二端连接到第三节点N。第二补偿晶体管M16的第一极连接到第三节点N，第二补偿晶体管M16的第二极连接到第一电压端VGL1，第二补偿晶体管M16的栅极被配置为接收补偿降噪信号CM。例如，在一些示例中，第二补偿晶体管M16的栅极连接到第四节点QB以接收第四节点QB的电压作为补偿降噪信号CM。例如，若第二补偿晶体管M16为N型晶体管，则当第四节点QB的电平为高电平时，第二补偿晶体管M16导通，以将第一电压端VGL1的第一电压传输至第三节点N，从而对第三节点N进行降噪；当第四节点QB的电平为低电平时，第二补偿晶体管M16断开。例如，第一电压端VGL1被配置为提供第一电压，在一些示例中，第一电压可以为直流低电平信号，以下各实施例与此相同，不再赘述。需要说明的是，在另一些示例中，当移位寄存器单元中的所有晶体管均为P型晶体管时，第一电压也可以为直流高电平信号。例如，如图4A和图4B所示，充电子电路210包括第一晶体管M1，隔离子电路220包括第二晶体管M2。例如，第一晶体管M1的栅极被配置为接收检测控制信号，第一晶体管M1的第一极被配置为接收第二输入信号，第一晶体管M1的第二极连接到第二节点H。例如，第一晶体管M1的第一极连接至第二输入信号端STU1，第二输入信号端STU1用于提供第二输入信号。例如，第二晶体管M2的栅极配置为接收第二控制信号，第二晶体管M2的第一极连接至第二节点H，第二晶体管M2的第一极连接至第一节点Q。例如，在一些示例中，第二晶体管M2的栅极连接至第一时钟信号端CLKA以接收第一时钟信号作为第二控制信号，即第一时钟信号和第二控制信号相同。本公开的实施例不限于此，在另一示例中，第一时钟信号和第二控制信号也可以不相同。例如，由于晶体管例如，图4A和图4B所示的第一晶体管M1和第二晶体管M2的阈值电压损失，当通过第一晶体管M1向第二节点H写入第二输入信号的过程中，由于第一晶体管M1的阈值电压损失，写入第二节点H的电压为VH，VH＝Vin2-Vth1，其中，Vin2为第二输入信号，Vth1为第一晶体管M1的阈值电压。VH小于Vin2。然后，在通过第二晶体管M2将第二节点H的电平写入第一节点Q时，由于第二晶体管M2的阈值电压损失，写入第一节点Q的电压为VQ，VQ＝Vin2-Vth1-Vth2，其中，Vth2为第二晶体管M2的阈值电压。经过两次阈值电压损失，导致第一节点Q的电压VQ与第二输入信号Vin2相差较大，写入到第一节点Q的高电平会低于预定值，从而影响输出端OP输出的复合输出信号。而在本公开的实施例提供的移位寄存器单元中，如图4A和图4B所示，在第一补偿晶体管M15导通时，第一时钟信号端CLKA提供的第一时钟信号写入第三节点N，基于第一电容C1的自举作用，则可以对第二节点H的电压进行补偿。例如，当第一晶体管M1导通，通过第二输入信号对第二节点H进行充电，使第二节点H的电平为VH，VH＝Vin2-Vth1；当第二补偿晶体管M16导通时，第一电压端VGL1的第一电压被写入至第三节点N，使第三节点N的电压为第一电压；在消隐时段，当第二补偿晶体管M16断开，且在第二节点H的控制下，第一补偿晶体管M15导通时，第一时钟信号的高电平被写入至第三节点N，即第三节点N的电压从第一电压变为第一时钟信号的高电平，由于第一电容C1的自举作用，第二节点H的电压变为V'H，V'H＝Vin2-Vth1-Vgl1+Vclka，其中，Vgl1为第一电压，Vclka为第一时钟信号的高电平。此时，第二节点H的电压V'H大于第二输入信号Vin2，由此，在将第二节点H的电平写入第一节点Q后，第一节点Q的电平能够达到预定值。例如，如图4A和图4B所示，移位寄存器单元10还包括第一控制信号端STU2。第一输入电路100包括第三晶体管M3。第三晶体管M3的栅极连接至第一控制信号端STU2以接收第一控制信号，第三晶体管M3的第一极被配置为接收第一输入信号，第三晶体管M3的第二极与第一节点Q连接。例如，在一些示例中，第三晶体管M3的第一极连接至第四电压端VDD，第四电压端VDD等同于前述的第一输入信号端DP，第四电压端VDD提供的第四电压作为第一输入信号。在一帧的显示时段，当第一控制信号为有效电平例如，高电平时，第三晶体管M3导通，使第四电压端VDD与第一节点Q连接，从而将第四电压写入第一节点Q，将第一节点Q的电位上拉到工作电位。例如，在一个示例中，在多个移位寄存器单元10级联的情形下，第n2级移位寄存器单元10的移位信号输出端CR与第n2+3级移位寄存器单元10的第一控制信号端STU2连接，以将第n2级移位寄存器单元10的移位信号输出端CR的输出信号作为第n2+3级移位寄存器单元10的第一控制信号。这里，n2为大于0的整数。当然，本公开的实施例不限于此，第一控制信号端STU2也可以与单独设置的信号线连接。例如，第四电压可以为直流高电平信号例如高于或等于时钟信号的高电平部分，以下各实施例与此相同，不再赘述。例如，如图4A所示，输出端OP包括移位信号输出端CR和第一扫描信号输出端OT1。输出电路300包括第一输出晶体管M18、第二输出晶体管M19和第二电容C2。例如，第一输出晶体管M18的栅极与第一节点Q连接，第一输出晶体管M18的第一极与第一输出时钟信号端CLKD连接以接收第一输出时钟信号，第一输出晶体管M18的第二极与移位信号输出端CR连接。例如，第二输出晶体管M19的栅极和第一节点Q连接，第二输出晶体管M19的第一极与第一输出时钟信号端CLKD连接以接收第一输出时钟信号，第二输出晶体管M19的第二极与第一扫描信号输出端OT1连接；第二电容C2的第一端和第一节点Q连接，第二电容C2的第二端与第二输出晶体管M19的第二极连接。例如，当第一节点Q处于工作电位例如，高电平时，第一输出晶体管M18和第二输出晶体管M19均导通，从而第一输出时钟信号经由第一输出晶体管M18传输到移位信号输出端CR以作为第一输出信号，第一输出时钟信号经由第二输出晶体管M19传输到第一扫描信号输出端OT1以作为第二输出信号。例如，复合输出信号包括第一输出信号和第二输出信号，第一输出信号和第二输出信号相同。例如，第二输出信号包括上述显示输出信号和消隐输出信号，即在显示时段，第一扫描信号输出端OT1输出的信号为显示输出信号；在消隐时段，第一扫描信号输出端OT1输出的信号为消隐输出信号。例如，如图4A所示，输出端OP还包括第二扫描信号输出端OT2，输出电路300还包括第三输出晶体管M20和第三电容C3。例如，第三输出晶体管M20的栅极与第一节点Q连接，第三输出晶体管M20的第一极与第二输出时钟信号端CLKE连接以接收第二输出时钟信号，第三输出晶体管M20的第二极与第二扫描信号输出端OT2连接。第三电容C3的第一端和第一节点Q连接，第三电容C3的第二端与第三输出晶体管M20的第二极连接。例如，当第一节点Q处于工作电位例如，高电平时，第三输出晶体管M20导通，第二输出时钟信号经由第三输出晶体管M20传输到第二扫描信号输出端OT2以作为第三输出信号。例如，复合输出信号还包括第三输出信号。例如，在一个示例中，第一输出时钟信号端CLKD和第二输出时钟信号端CLKE提供的时钟信号相同，因此，第一扫描信号输出端OT1输出的第二输出信号和第二扫描信号输出端OT2输出的第三输出信号相同。例如，在另一个示例中，第一输出时钟信号端CLKD和第二输出时钟信号端CLKE提供的信号不同，从而使得第一扫描信号输出端OT1输出的第二输出信号和第二扫描信号输出端OT2输出的第三输出信号不同，以便为像素单元提供多种驱动信号。例如，第一输出时钟信号的低电平可以与第一电压端VGL1输出的第一电压的低电平相同。第二输出时钟信号的低电平也可以与第一电压端VGL1输出的第一电压的低电平相同。第一输出时钟信号的高电平和第二输出时钟信号的高电平相同。例如，如图4B所示，在另一些实施例中，输出电路300还包括第四电容C4，第四电容C4的第一端和第一节点Q连接，第四电容C4的第二端与第一输出晶体管M18的第二极连接。需要说明的是，本公开的各实施例中，第一电容C1、第二电容C2、第三电容C3和第四电容C4可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层例如掺杂多晶硅等实现，并且，第一电容C1、第二电容C2、第三电容C3和第四电容C4也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。例如，第一电容C1能够维持第二节点H的电平，且在第一时钟信号的高电平被传输至第三节点N时能够实现自举作用。第二电容C2、第三电容C3和第四电容C4均能够维持第一节点Q的电平，在第一扫描信号输出端OT1输出信号时第二电容C2能够实现自举作用，在第二扫描信号输出端OT2输出信号时第三电容C3能够实现自举作用，在移位信号输出端CR输出信号时第四电容C4能够实现自举作用。例如，如图4A和图4B所示，降噪电路500包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。例如，第四晶体管M4的栅极与第四节点QB连接，第四晶体管M4的第一极与第一节点Q连接，第四晶体管M4的第二极与第一电压端VGL1连接以接收第一电压。例如，第五晶体管M5的栅极与第四节点QB连接，第五晶体管M5的第一极与移位信号输出端CR连接，第五晶体管M5的第二极与第一电压端VGL1连接以接收第一电压。例如，第六晶体管M6的栅极与第四节点QB连接，第六晶体管M6的第一极与第一扫描信号输出端OT1连接，第六晶体管M6的第二极与第二电压端VGL2连接以接收第二电压。例如，第七晶体管M7的栅极与第四节点QB连接，第七晶体管M7的第一极与第二扫描信号输出端OT2连接，第七晶体管M7的第二极与第二电压端VGL2连接以接收第二电压。例如，第二电压端VGL2被配置为提供第二电压，且第二电压为直流低电平信号例如低于或等于时钟信号的低电平，例如，第二电压端VGL2可以接地，以下各实施例与此相同，不再赘述。例如，在一个示例中，第二电压端VGL2提供的第二电压高于第一电压端VGL1提供的第一电压，例如，第一电压为-10V，第二电压为-6V；在另一个示例中，第二电压端VGL2的第二电压等于第一电压端VGL1的第一电压，从而该移位寄存器单元10可以不设置第二电压端VGL2，而将第六晶体管M6的第二极和第七晶体管M7的第二极均连接到第一电压端VGL1。第一电压和第二电压可以相同也可以不同，这可以根据实际需求而定。本公开的实施例对此不作限定。需要说明的是，当输出电路300不设置第三输出晶体管M20时，相应地，降噪电路500可以不设置第七晶体管M7。例如，当第四节点QB为有效电平例如，高电平时，第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均导通，第一节点Q和移位信号输出端CR均与第一电压端VGL1连接，从而通过第一压端VGL1将第一节点Q的电位和移位信号输出端CR的电位下拉为低电位，第一扫描信号输出端OT1和第二扫描信号输出端OT2均与第二电压端VGL2连接，从而通过第二电压端VGL2将第一扫描信号输出端OT1和第二扫描信号输出端OT2的电位下拉为低电位，由此，降低第一节点Q、移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2的噪声。需要说明的是，本公开的各实施例中，当输出端OP包括多个第一扫描信号输出端和或多个移位信号输出端时，降噪电路500也相应地包括与多个移位信号输出端和或多个第一扫描信号输出端一一对应连接的多个晶体管，以对多个移位信号输出端和或多个第一扫描信号输出端扫描进行降噪。例如，如图4A所示，在一些实施例中，第一控制电路600包括第八晶体管M8和第九晶体管M9。12，第八晶体管M8的栅极和第一极连接且被配置为连接第三电压端VDD_A以接收第三电压，第八晶体管M8的第二极连接第四节点QB。第九晶体管M9的栅极连接第一节点Q，第九晶体管M9的第一极连接到第四节点QB，第九晶体管M9的第二极连接到第一电压端VGL1以接收第一电压。例如，如图4B所示，在另一些实施例中，第一控制电路600还包括第十七晶体管M17。第十七晶体管M17的栅极与第一极连接且被配置为与第五电压端VDD_B连接以接收第五电压，第十七晶体管M17的第二极与第四节点QB连接。例如，在一个示例中，第三电压端VDD_A被配置为提供直流低电平信号，第五电压端VDD_B被配置为提供直流高电平信号，因此，第八晶体管M8始终截止，第十七晶体管M17始终导通。例如，在另一个示例中，第三电压端VDD_A和第五电压端VDD_B被配置为交替提供直流高电平信号，从而使第八晶体管M8和第十七晶体管M17交替导通，以避免晶体管长期导通引起的性能漂移。例如，当第三电压端VDD_A提供高电平信号时，第五电压端VDD_B提供低电平信号，此时第八晶体管M8导通，第十七晶体管M17截止；当第五电压端VDD_B提供高电平信号时，第三电压端VDD_A提供低电平信号，此时，第十七晶体管M17导通，第八晶体管M8截止。例如，当第一节点Q为有效电平例如，高电平时，第九晶体管M9导通，通过设计第九晶体管M9的沟道宽长比与导通的第八晶体管M8的沟道宽长比或导通的第十七晶体管M17的沟道宽长比的比例关系，例如，第九晶体管M9的沟道宽长比大于第八晶体管M8的沟道宽长比和第十七晶体管M17的沟道宽长比中的任意一个，由此，可以将第四节点QB的电位下拉到低电平。当第一节点Q为低电平时，第九晶体管M9截止，若第八晶体管M8导通，第十七晶体管M17截止，则通过第八晶体管M8将第三电压端VDD_A提供的第三电压高电平写入第四节点QB，以将第四节点QB的电位上拉至高电平；若第八晶体管M8截止，第十七晶体管M17导通，则通过第十七晶体管M17将第五电压端VDD_B提高的第五电压高电平写入第四节点QB，以将第四节点QB的电位上拉至高电平。例如，如图4A和图4B所示，第一复位电路700包括第十晶体管M10。第十晶体管M10的栅极连接至第一复位控制信号端Re1以接收第一复位控制信号，第十晶体管M10的第一极连接到第一节点Q，第十晶体管M10的第二极连接到第一电压端VGL1以接收第一电压。例如，在一帧的显示时段，当第一复位信号为有效电平例如，高电平时，第十晶体管M10导通，第一节点Q与第一电压端VGL1连接，第一电压端VGL1提供的第一电压被写入第一节点Q，从而实现对第一节点Q复位。例如，在一个示例中，在多个移位寄存器单元10级联的情形下，第n2+3级移位寄存器单元10的移位信号输出端CR与第n2级移位寄存器单元10的第一复位控制信号端Re1连接，以将第n2+3级移位寄存器单元10的移位信号输出端CR的输出信号作为第n2级移位寄存器单元10的第一复位控制信号。这里，n2为大于0的整数。当然，本公开的实施例不限于此，第一复位控制信号端Re1也可以与单独设置的信号线连接。例如，如图4A和图4B所示，第二复位电路800包括第十一晶体管M11。第十一晶体管M11的栅极连接至第二复位控制信号端Re2以接收第二复位控制信号，第十一晶体管M11的第一极连接到第一节点Q，第十一晶体管M11的第二极连接到第一电压端VGL1以接收第一电压。例如，在一帧的消隐时段，当第二复位信号为有效电平例如，高电平时，第十一晶体管M11导通，第一节点Q与第一电压端VGL1连接，第一电压端VGL1提供的第一电压被写入第一节点Q，从而实现对第一节点Q复位。例如，如图4A和图4B所示，第二控制电路610包括第十二晶体管M12和第十三晶体管M13。第三控制信号包括第一时钟信号和第二节点H的电压值。例如，第十二晶体管M12的栅极被配置为连接第一时钟信号端CLKA以接收第一时钟信号，第十二晶体管M12的第一极被配置为连接第四节点QB，第十二晶体管M12的第二极连接到第十三晶体管M13的第一极，第十三晶体管M13的栅极连接到第二节点H，第十三晶体管M13的第二极连接到第一电压端VGL1以接收第一电压。例如，在一帧的消隐时段，当第一时钟信号和第二节点H的电平均为有效电平例如，高电平时，第十二晶体管M12和第十三晶体管M13导通，第四节点QB与第一电压端VGL1连接，第一电压端VGL1提供的第一电压被写入第四节点QB，从而第四节点QB被下拉至低电平。需要说明的是，在一些实施例中，第二控制电路610可以仅包括第十二晶体管M12，第三控制信号可以仅包括第一时钟信号，第十二晶体管M12的栅极被配置为连接第一时钟信号端CLKA以接收第一时钟信号，第十二晶体管M12的第一极被配置为连接第四节点QB，第十二晶体管M12的第二极连接到第一电压端VGL1以接收第一电压。例如，如图4A和图4B所示，第三控制电路620包括第十四晶体管M14。第十四晶体管M14的栅极被配置为连接至第四控制信号端Con2以接收第四控制信号，第十四晶体管M14的第一极连接至第四节点QB，第十四晶体管M14的第二极连接第一电压端VGL1以接收第一电压。例如，在一帧的显示时段，当第四控制信号为有效电平例如，高电平时，第十四晶体管M14导通，第四节点QB与第一电压端VGL1连接，第一电压端VGL1提供的第一电压被写入第四节点QB，从而第四节点QB被下拉至低电平。例如，在一个示例中，在多个移位寄存器单元10级联的情形下，第m2级移位寄存器单元10的移位信号输出端CR与第m2+3级移位寄存器单元10的第四控制信号端Con2连接，以将第m2级移位寄存器单元10的移位信号输出端CR的输出信号作为第m2+3级移位寄存器单元10的第四控制信号。这里，m2为大于0的整数。当然，本公开的实施例不限于此，第四控制信号端Con2也可以与单独设置的信号线连接。需要说明的是，本领域技术人员可以理解，在本公开的实施例中，第一输入电路100、第二输入电路200、输出电路300、补偿电路400、降噪电路500、第一控制电路600，第二控制电路610、第三控制电路620、第一复位电路700以及第二复位电路800等的具体实现方式不局限于上面描述的方式，其可以为任意适用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。例如，本领域技术人员可以理解，根据本公开的实施例提供的移位寄存器单元可以具有防漏电功能，例如，根据实际情况选择移位寄存器单元10中的一个或多个晶体管增加防漏电的电路结构。另外，在本公开的各个实施例的说明中，第一节点Q、第二节点H、第三节点N、第四节点QB等并非表示实际存在的部件，而是表示电路图中相关连接的汇合点。本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。此外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌IndiumGalliumZincOxide，IGZO作为薄膜晶体管的有源层，相对于采用低温多晶硅LowTemperaturePolySilicon，LTPS或非晶硅例如氢化非晶硅作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。图5为本公开一些实施例提供的一种移位寄存器单元的信号时序图。下面结合图5所示的信号时序图，对图4B所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。在图5中以及下面的描述中，1F和2F分别表示第一帧、第二帧、第三帧和第四帧的时序。DS表示一帧的显示时段，BL表示一帧的消隐时段。STU1、STU2、Con1、Con2、VDD_A、VDD_B、CLKA、CLKD、CLKE、OT1、OT2、CR等既用于表示相应的信号端，也用于表示相应的信号。以下各实施例与此相同，不再赘述。例如，如图4B和图5所示，在初始阶段0，第二复位信号Re2为高电平，第十一晶体管M11导通，第一电压端VGL1的第一电压经由第十一晶体管M11被写入第一节点Q，以对第一节点Q进行复位。第三电压VDD_A为低高电平信号，第五电压VDD_B为高电平信号，由此，第八晶体管M8截止，第十七晶体管M17导通，第五电压VDD_B经由第十七晶体管M17被写入第四节点QB，第四节点QB的电位上拉至高电平，由此，第四晶体管M4导通，从而对第一节点Q进行辅助下拉，使第一节点Q的电位为低电平。由于第四节点QB的电平为高电平，第二补偿晶体管M16也导通，由此第三节点N也被复位。例如，在显示时段DS，在第一阶段1中，第一控制信号端STU2为高电平，第三晶体管M3导通，第一输入信号例如，第四电压端VDD提供的高电平的第四电压经由第三晶体管M3被写入第一节点Q，且被第四电容C4存储。检测控制信号OE为高电平，从而第一晶体管M1导通，第二输入信号例如，高电平信号经由第一晶体管M1被写入第二节点H，且被第一电容C1存储，此时，第二节点H的电平为高电平。需要说明的是，第一电容C1可以存储高电平的第二输入信号并保持到一帧的显示时段结束，以用于在消隐时段使用。第一时钟信号CLKA为低电平信号，第二晶体管M2截止。由于第一节点Q为高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20均导通，第一输出时钟信号CLKD经由第一输出晶体管M18和第二输出晶体管M19被分别输出至移位信号输出端CR和第一扫描信号输出端OT1，第二输出时钟信号CLKE经由第三输出晶体管M20被输出至第二扫描信号输出端OT2。但由于第一输出时钟信号CLKD和第二输出时钟信号CLKE均为低电平信号，即移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出低电平信号。另外，由于第一节点Q为高电平，第九晶体管M9导通，从而将第四节点QB的电位下拉到低电平。例如，如图4B和图5所示，在第二阶段2中，第一节点Q保持为高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20保持导通，第一输出时钟信号CLKD和第二输出时钟信号CLKE均变为高电平，由此移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出高电平信号，由于第二电容C2、第三电容C3和第四电容C4的自举效应，第一节点Q的电位进一步被拉高，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20更加充分导通。例如，移位信号输出端CR输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，从第一扫描信号输出端OT1和第二扫描信号输出端OT2输出的高电平信号可以用于驱动显示面板中的像素单元进行显示。例如，如图4B和图5所示，在第三阶段3，第一输出时钟信号CLKD和第二输出时钟信号CLKE变为低电平，移位信号输出端CR和第一扫描信号输出端OT1均可以通过第一输出时钟信号端CLKD放电，从而完成移位信号输出端CR和第一扫描信号输出端OT1的复位；第二扫描信号输出端OT2通过第二输出时钟信号端CLKE放电，从而完成第二扫描信号输出端OT2的复位。此时，移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出低电平信号，由于第二电容C2、第三电容C3和第四电容C4的自举作用，第一节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20仍保持导通，第一输出时钟信号端CLKD的低电平输出至移位信号输出端CR和第一扫描信号输出端OT1，第二输出时钟信号端CLKE的低电平输出至第二扫描信号输出端OT2，由此实现输出端OP的复位。例如，如图4B和图5所示，在第四阶段4中，第一复位信号Re1图中未示出为高电平信号，第十晶体管M10导通，从而第一电压端VGL1的第一电压被写入第一节点Q，以对第一节点Q进行复位。第一节点Q的电平变为低电平，从而第九晶体管M9截止，第三电压VDD_A为高电平信号，第五电压VDD_B为低电平信号，由此，第八晶体管M8截止，第十七晶体管M17导通，从而第五电压VDD_B经由第十七晶体管M17被写入第四节点QB，第四节点QB被上拉为高电平，从而第四晶体管M4导通，以进一步对第一节点Q进行降噪。第五晶体管M5、第六晶体管M6和第七晶体管M7也在第一节点QB的高电平的控制下导通，从而对移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2进行降噪。例如，在上述第一阶段1至第三阶段3中，由于第四节点QB均为低电平，第二补偿晶体管M16截止。而在第四阶段4中，由于第四节点QB被上拉为高电平，第二补偿晶体管M16导通，从而对第三节点N进行降噪，使第三节点N的电平为低电平。例如，在上述第一阶段1至第四阶段4中，由于第一时钟信号CLKA一直保持低电平，第二晶体管M2处于截止状态，从而隔离第二节点H和第一节点Q，以避免第二节点H的电平影响显示时段的输出信号。如图5所示，第一节点Q的电平呈塔状波形，移位信号输出端CR的输出信号的上拉和复位都通过第一输出晶体管M18实现，第一扫描信号输出端OT1的输出信号的上拉和复位都通过第二输出晶体管M19实现，第二扫描信号输出端OT2的输出信号的上拉和复位都通过第三输出晶体管M20实现，第五晶体管M5对移位信号输出端CR的输出信号起辅助下拉的作用，第六晶体管M6对第一扫描信号输出端OT1的输出信号起辅助下拉的作用，第七晶体管M7对第二扫描信号输出端OT2的输出信号起辅助下拉的作用，因此可以减小第五晶体管M5、第六晶体管M6和第七晶体管M7的体积，有利于减小电路版图的面积。例如，如图4B和图5所示，在消隐时段BL，在第五阶段5，由于第一电容C1的保持作用，第二节点H仍然保持为高电平，第一补偿晶体管M15导通，第一时钟信号CLKA为高电平信号，第一时钟信号CLKA可以对第三节点N充电，以使第三节点N的电平变为高电平，由于第一电容C1的自举效应，第二节点H的电位进一步被拉高，从而实现对第二节点H的补偿操作。此时，第一补偿晶体管M15更加充分导通，使第三节点N的电平能够达到第一时钟信号CLKA的高电平。同时，由于第一时钟信号CLKA为高电平信号，第二晶体管M2导通，第二节点H的电平被传输至第一节点Q，以将第一节点Q上拉至高电位。第九晶体管M9在第一节点Q的控制下导通，第四节点QB被下拉至低电平。由于第一节点Q的电平为高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20均导通，第一输出时钟信号CLKD经由第一输出晶体管M18和第二输出晶体管M19被分别输出至移位信号输出端CR和第一扫描信号输出端OT1，第二输出时钟信号CLKE经由第三输出晶体管M20被输出至第二扫描信号输出端OT2。但由于第一输出时钟信号CLKD和第二输出时钟信号CLKE均为低电平信号，即移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出低电平信号。例如，如图4B和图5所示，在第六阶段6，第一时钟信号CLKA变为低电平，第二晶体管M2截止，从而第一节点Q不会通过第二晶体管M2漏电。第一节点Q保持为高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20保持导通，第一输出时钟信号CLKD变为高电平，由此移位信号输出端CR和第一扫描信号输出端OT1均输出高电平信号，由于第二电容C2、第三电容C3和第四电容C4的自举效应，第一节点Q的电位进一步被拉高，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20更加充分导通。例如，第一扫描信号输出端OT1输出的信号可以用于驱动显示面板中像素单元中的感测晶体管，以实现外部补偿。由于第二输出时钟信号CLKE输出脉冲信号，从而第二扫描信号输出端OT2也输出脉冲信号。需要说明的是，在第六阶段6，第二扫描信号输出端OT2输出的信号可以根据实际应用设计，本公开对此不作限制。例如，在第六阶段6，第一时钟信号CLKA变为低电平，从而第三节点N的电平变为低电平，由于第一电容C1的自举作用，第二节点H的电位有所降低但仍然保持高电平。例如，如图4B和图5所示，在第七阶段7，第一输出时钟信号CLKD和第二输出时钟信号CLKE变为低电平，移位信号输出端CR和第一扫描信号输出端OT1均可以通过第一输出时钟信号端CLKD放电，从而完成移位信号输出端CR和第一扫描信号输出端OT1的复位；第二扫描信号输出端OT2通过第二输出时钟信号端CLKE放电，从而完成第二扫描信号输出端OT2的复位。此时，移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出低电平信号，由于第二电容C2、第三电容C3和第四电容C4的自举作用，第一节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M18、第二输出晶体管M19和第三输出晶体管M20仍保持导通，第一输出时钟信号端CLKD的低电平输出至移位信号输出端CR和第一扫描信号输出端OT1，第二输出时钟信号端CLKE的低电平输出至第二扫描信号输出端OT2，由此实现输出端OP的复位。例如，如图4B和图5所示，在第八阶段8，第二复位信号Re2为高电平，第十一晶体管M11导通，第一电压端VGL1的第一电压经由第十一晶体管M11被写入第一节点Q，以对第一节点Q进行复位。检测控制信号OE为高电平，第一晶体管M1也导通，此时，第二输入信号BP为低电平信号，第二输入信号BP经由第一晶体管M1被写入第二节点H，由此第二节点H也被复位。这样可以使第二节点H保持为高电平的时间较短，以降低与第二节点H连接的晶体管阈值电压漂移例如正漂的风险，有助于提高该电路的信赖性。需要说明的是，上述关于显示时段DS和消隐时段BL的工作过程的描述中，以移位寄存器单元包括两个扫描信号输出端即，第一扫描信号输出端OT1和第二扫描信号输出端OT2为例，但不限于此，该移位寄存器单元可以仅包括一个扫描信号输出端例如，第一扫描信号输出端OT1。当该移位寄存器单元可以仅包括第一扫描信号输出端OT1时，移位寄存器单元的工作过程与上述工作过程相似，只要省略关于第二扫描信号输出端OT2的相关描述即可，在此不再赘述。值得注意的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作例如导通；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作例如截止。术语“工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作例如导通；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作例如截止。术语“工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。图6为本公开一些实施例提供的一种栅极驱动电路的示意框图。本公开至少一些实施例还提供一种栅极驱动电路。例如，如图6所示，该栅极驱动电路20包括多个级联的移位寄存器单元例如，A1、A2、A3、A4等。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。该栅极驱动电路的电路结构简单，可以补偿在消隐时段写入第一节点的电平的阈值电压损失，从而防止由于晶体管的阈值电压损失而对输出信号造成影响，增强电路的信赖性。同时，该移位寄存器单元可以实现随机补偿，避免由于逐行顺序补偿造成的扫描线和面板的亮度偏差，提高显示均匀性，提升显示效果。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。这些移位寄存器单元的第一扫描信号输出端OT1分别与多条第一栅线例如，G11、G21、G31、G41等一一对应连接；这些移位寄存器单元的第二扫描信号输出端OT2分别与多条第二栅线例如，G12、G22、G32、G42等一一对应连接。例如，每个移位寄存器单元包括第一控制信号端STU2、第一时钟信号端CLKA第一时钟信号端CLKA也为第二控制信号端STU1、检测控制信号端OE、第一输出时钟信号端CLKD、第二输出时钟信号端CLKE、第一复位信号端Re1、第二复位信号端Re2、第四控制信号端Con2、移位信号输出端CR、第一扫描信号输出端OT1和第二扫描信号输出端OT2等。例如，如图6所示，栅极驱动电路20还包括第一时钟信号线CLK_1、第二时钟信号线CLK_2、第三时钟信号线CLK_3和第四时钟信号线CLK_4。各级移位寄存器单元与上述各时钟信号线的连接方式如下并以此类推。例如，在移位寄存器单元包括第一输出时钟信号端的情形下，如图6所示，第4n1-3级移位寄存器单元例如，第一级移位寄存器单元A1的第一输出时钟信号端CLKD与第一时钟信号线CLK_1连接；第4n1-2级移位寄存器单元例如，第二级移位寄存器单元A2的第一输出时钟信号端CLKD与第二时钟信号线CLK_2连接；第4n1-1级移位寄存器单元例如，第三级移位寄存器单元A3的第一输出时钟信号端CLKD与第三时钟信号线CLK_3连接；第4n1级移位寄存器单元例如，第四级移位寄存器单元A4的第一输出时钟信号端CLKD与第四时钟信号线CLK_4连接；n1为大于0的整数。例如，如图6所示，栅极驱动电路20还包括第五时钟信号线CLK_5、第六时钟信号线CLK_6、第七时钟信号线CLK_7、第八时钟信号线CLK_8。各级移位寄存器单元与上述各时钟信号线的连接方式如下并以此类推。例如，如图6所示，在移位寄存器单元包括第二输出时钟信号端的情形下，第4n1-3级移位寄存器单元例如，第一级移位寄存器单元A1的第二输出时钟信号端CLKE与第五时钟信号线CLK_5连接；第4n1-2级移位寄存器单元例如，第二级移位寄存器单元A2的第二输出时钟信号端CLKE与第六时钟信号线CLK_6连接；第4n1-1级移位寄存器单元例如，第三级移位寄存器单元A3的第二输出时钟信号端CLKE与第七时钟信号线CLK_7连接；第4n1级移位寄存器单元例如，第四级移位寄存器单元A4的第二输出时钟信号端CLKE与第八时钟信号线CLK_8连接。例如，如图6所示，栅极驱动电路20还包括第九时钟信号线CLK_9和第十时钟信号线CLK_10。第九时钟信号线CLK_9被配置为与各级移位寄存器单元例如，第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3和第四级移位寄存器单元A4的第一时钟信号端CLKA即第二控制信号端STU1连接。第十时钟信号线CLK_10被配置为与各级移位寄存器单元例如，第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3和第四级移位寄存器单元A4的第二复位控制信号端Re2连接。例如，在移位寄存器单元包括移位信号输出端和第一控制信号端STU2的情形下，如图6所示，在一些实施例中，第一级移位寄存器单元A1的第一控制信号端STU2和第四控制信号端Con2、第二级移位寄存器单元A2的第一控制信号端STU2和第四控制信号端Con2、以及第三级移位寄存器单元A3的第一控制信号端STU2和第四控制信号端Con2均连接控制信号线STU，例如接收触发信号STV。除了第一级移位寄存器单元A1、第二级移位寄存器单元A2和第三级移位寄存器单元A3外，第n2+3级移位寄存器单元例如，第四级移位寄存器单元A4的第一控制信号端STU2和第四控制信号端Con2连接第n2级移位寄存器单元例如，第一级移位寄存器单元A1的移位信号输出端CR，n2为大于0的整数。例如，如图6所示，在一些实施例中，第一级移位寄存器单元A1的第二输入信号端BP和第二级移位寄存器单元A2的第二输入信号端BP均连接输入信号线。除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n2+2级移位寄存器单元例如，第三级移位寄存器单元A2的第二输入信号端BP连接第n2级移位寄存器单元例如，第一级移位寄存器单元A1的移位信号输出端CR，即第n2级移位寄存器单元的移位信号输出端CR输出的信号作为第n2+2级移位寄存器单元的第二输入信号BP。例如，在移位寄存器单元包括第一复位控制信号端Re1的情形下，如图6所示，在一些实施例中，除了最后三级移位寄存器单元外，第n2级移位寄存器单元例如，第一级移位寄存器单元A1的第一复位控制信号端Re1连接第n2+3级移位寄存器单元例如，第四级移位寄存器单元A4的移位信号输出端CR连接。例如，当该栅极驱动电路20仅包括四个移位寄存器单元时，第二级移位寄存器单元A2的第一复位控制信号端Re1、第三级移位寄存器单元A3的第一复位控制信号端Re1、第四级移位寄存器单元A4的第一复位控制信号端Re1可以与单独设置复位信号线连接。例如，栅极驱动电路20还可以包括时序控制器T-CON，时序控制器T-CON例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器T-CON还可以被配置为提供触发信号和复位信号。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号。例如，当采用该栅极驱动电路20驱动显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。图7为本公开一些实施例提供的一种栅极驱动电路的信号时序图，该信号时序图为图6中所示的栅极驱动电路20的时序，该栅极驱动电路20中的移位寄存器单元为图4B中所示的移位寄存器单元10。栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的相应描述，重复之处不再赘述。需要说明的是，在图7中，Q和Q分别表示栅极驱动电路20中第七级和第八级移位寄存器单元中第一节点Q；H表示栅极驱动电路20中第七级移位寄存器单元中第二节点H；N表示栅极驱动电路20中第七级移位寄存器单元中第三节点N。OT1和OT2分别表示栅极驱动电路20中的第七级移位寄存器单元中第一扫描信号输出端OT1和第二扫描信号输出端OT2，OT1和OT2分别表示栅极驱动电路20中的第八级移位寄存器单元中第一扫描信号输出端OT1和第二扫描信号输出端OT2。MF表示第M帧，M为正整数。DS表示一帧中的显示时段，BL表示一帧中的消隐时段。需要说明的是，由于每一级移位寄存器单元中的第一扫描信号输出端OT1和移位信号输出端CR的电位相同，所以在图7中未示出移位信号输出端CR。值得注意的是，图5和图7所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。例如，在显示时段DS，移位寄存器单元10向多行栅线逐行输出扫描驱动信号，直至向最后一行栅线输出扫描驱动信号后完成一帧的显示。例如，在第M帧中，第n行像素单元需要进行检测补偿，第n行子像素单元与第n级移位寄存器单元10的输出端连接，从而在消隐时段BL，第n级移位寄存器单元10的第一扫描信号输出端OT1输出高电平信号，以对第n行像素单元进行检测。例如，如图4B和图7所示，若在第M帧内，需要对第七行像素单元进行检测，第七行像素单元与第七级移位寄存器单元对应。在第M帧内，外部控制电路将第五级移位寄存器单元的移位信号输出端CR输出的信号输出至每级移位寄存器单元的检测控制信号端OE，即检测控制信号与第五级移位寄存器单元的移位信号输出端CR输出的信号的波形脉冲宽度相同。由于在图6所示的示例中，第n2+2级移位寄存器单元的第二输入信号端BP连接第n2级移位寄存器单元的移位信号输出端CR。由此，在显示时段DS的第1阶段，当第五级移位寄存器单元的移位信号输出端CR输出高电平信号时，如图4B所示，第七级移位寄存器单元的充电子电路210中的第一晶体管M1导通，由此，第五级移位寄存器单元的移位信号输出端CR输出高电平信号被写入第七级移位寄存器单元的第二节点H，以将第五级移位寄存器单元的第二节点H拉高至高电平。例如，如图7所示，第一时钟信号CLK_1、第二时钟信号CLK_2、第三时钟信号CLK_3和第四时钟信号CLK_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，第一至第四级移位寄存器单元A1-A4的第一扫描信号输出端OT1的输出信号OT1、OT1、OT1和OT1在一帧的显示时段内的波形依次重叠有效脉宽的50％。第五时钟信号线CLK_5、第六时钟信号线CLK_6、第七时钟信号线CLK_7、第八时钟信号线CLK_8在一帧的显示时段内的波形也依次重叠有效脉宽的50％，第一至第四级移位寄存器单元A1-A4的第二扫描信号输出端OT2的输出信号OT2、OT2、OT2和OT2在一帧的显示时段内的波形也依次重叠有效脉宽的50％。该栅极驱动电路20在显示时段内的输出信号的波形有重叠，因此可以实现预充电功能，提高充电效率，可缩短像素电路的整体充电时间即一帧中的显示时段的时间，有利于实现高刷新率。此时，显示面板上的位于奇数行的像素和位于偶数行的像素可以分别连接不同的数据线，从而在相邻两行像素单元同时被充电时，相邻两行像素单元可以分别接收对应的数据信号。需要说明的是，本公开的各实施例中，栅极驱动电路20不局限于图9中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，第一至第四级移位寄存器单元A1-A4的第一扫描信号输出端OT1的输出信号OT1、OT1、OT1和OT1在显示时段内的波形重叠部分也会相应变化，第一至第四级移位寄存器单元A1-A4的第二扫描信号输出端OT2的输出信号OT2、OT2、OT2和OT2在显示时段内的波形重叠部分也会相应变化，例如重叠33％或0％即不重叠，以满足多种应用需求。例如，如图7所示，由于第七级移位寄存器单元的第一扫描信号输出端OT1输出的信号的波形和第八级移位寄存器单元的第一扫描信号输出端OT1输出的信号的波形有重叠，由此，在第二阶段1，在对第七级移位寄存器单元的第二节点H进行充电的过程中，第八级移位寄存器单元的充电子电路210中的第一晶体管M1也导通，当第六级移位寄存器单元的移位信号输出端CR输出高电平信号时，第六级移位寄存器单元的移位信号输出端CR输出高电平信号被写入第八级移位寄存器单元的第二节点H，以将第八级移位寄存器单元的第二节点H拉高至高电平。在检测控制信号OE为低电平时，第七级移位寄存器单元的第二节点H和第八级移位寄存器单元的第二节点H的电位可以能够一直保持至消隐时段BL。例如，如图4B和图7所示，在消隐时段BL的第5阶段，第一时钟信号CLKA为高电平信号，由于第七级移位寄存器单元的第二节点H和第八级移位寄存器单元的第二节点H均为高电平，第七级移位寄存器单元和第八级移位寄存器单元中的第一补偿晶体管M15导通，从而可以实现对第七级移位寄存器单元的第二节点H和第八级移位寄存器单元的第二节点H的电平进行补偿。例如，在消隐时段BL的第5阶段，第一时钟信号CLKA为高电平信号，从而所有级移位寄存器单元的第二晶体管M2导通，由于第七级移位寄存器单元的第二节点H和第八级移位寄存器单元的第二节点H均为高电平此时，第二节点H的电平已经被补偿，由此，第七级移位寄存器单元的第一节点Q和第八级移位寄存器单元的第一节点Q被充电至高电平。例如，在消隐时段BL的第6阶段，与第七级移位寄存器单元连接的第三时钟信号CLK_3用于提供第一输出时钟信号CLKD提供高电平信号，与第七级移位寄存器单元连接的第七时钟信号线CLK_7用于提供第二输出时钟信号CLKE提供脉冲信号，由此，第七级移位寄存器单元的第一扫描信号输出端OT1输出高电平信号，第七级移位寄存器单元的第二扫描信号输出端OT2输出脉冲信号。由此，在第M帧时段内，可以实现对第七行像素单元进行检测。而与第八级移位寄存器单元连接的第四时钟信号线CLK_4用于提供第一输出时钟信号CLKD提供低电平信号，与第八级移位寄存器单元连接的第八时钟信号线CLK_8用于提供第二输出时钟信号CLKE也提供低电平信号，由此第八级移位寄存器单元的第一扫描信号输出端OT1和第二扫描信号输出端OT2均输出低电平信号。由此，在第M帧时段内，不会对第八行像素单元其与第八级移位寄存器单元对应进行检测。需要说明的是，在进行随机检测补偿时，若需要对第W行像素进行检测，第W行像素对应第W级移位寄存器单元，则每级移位寄存器单元的检测控制信号可以根据输入至第W级移位寄存器单元的第二输入信号而变化，以保证第W级移位寄存器单元的第一晶体管M1导通时，传输至第W级移位寄存器单元的第二输入信号为高电平信号，W为正整数。例如，显示时段DS和消隐时段BL中其他阶段的相关描述可以参考上述移位寄存器单元中对显示时段DS和消隐时段BL中其他阶段的详细说明，重复之处在此不再赘述。图8为本公开一些实施例提供的一种显示装置的示意框图。例如，如图8所示，显示装置30包括栅极驱动电路20，该栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。例如，在一个示例中，显示装置30包括显示面板3000、栅极驱动电路20、定时控制器3020和数据驱动电路3030。显示面板3000包括多个像素单元P，多个像素单元P由多条栅线GL和多条数据线DL交叉限定。栅极驱动电路20用于驱动多条栅线GL；数据驱动电路3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，然后向数据驱动电路3030提供处理后的图像数据RGB，定时控制器3020还用于分别向栅极驱动电路20和数据驱动电路3030输出扫描控制信号GCS和数据控制信号DCS，以用于对栅极驱动电路20和数据驱动电路3030进行控制。例如，栅极驱动电路20中的多个移位寄存器单元10的第一扫描信号输出端OT1与多条栅线GL对应连接。栅极驱动电路20中的各级移位寄存器单元10的第一扫描信号输出端OT1依序输出扫描驱动信号到多条栅线GL，以使显示面板3000中的多行像素单元P在显示时段实现逐行扫描，并在消隐时段实现随机补偿检测。例如，栅极驱动电路20可以实现为半导体芯片，也可以集成在显示面板3000中以构成GOA电路。例如，数据驱动电路3030向多条数据线DL提供转换的数据信号。例如，数据驱动电路3030可以实现为半导体芯片。例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动电路3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync产生多条扫描控制信号GCS和多条数据控制信号DCS。需要说明的是，显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元。图9为本公开一些实施例提供的一种移位寄存器单元的驱动方法的流程图。驱动方法可以包括用于一帧的显示时段和消影时段。显示时段包括第一输入阶段和第一输出阶段，消隐时段包括第二输入阶段和第二输出阶段，例如，如图9所示，驱动方法可以包括如下操作：S10：在第一输入阶段，响应于第一控制信号，第一输入电路将第一输入信号写入到第一节点；S11：在第一输出阶段，在第一节点的电平的控制下，输出电路将复合输出信号输出至输出端；S20：在第二输入阶段，补偿电路对第二节点的电平进行补偿，以及第二输入电路响应于第二控制信号，以将第二节点的电平传输到第一节点；S21：在第二输出阶段，输出电路在第一节点的电平的控制下，将复合输出信号输出至输出端。例如，在一个示例中，在移位寄存器单元10包括第三控制电路的情形下，步骤S10还包括：响应于第四控制信号通过第三控制电路对第四节点的电平进行控制，以将第四节点的电平下拉至非工作电位。例如，在一些示例中，输出端包括移位信号输出端和第一扫描信号输出端，输出电路包括第一输出晶体管和第二输出晶体管。步骤S11可以包括：在第一节点的电平的控制下，经由第一输出晶体管将显示移位信号传输至移位信号输出端，经由第二输出晶体管将显示输出信号传输至第一扫描信号输出端。复合输出信号包括显示输出信号和显示移位信号，显示输出信号和显示移位信号相同，且均为第一输出时钟信号。例如，显示输出信号可以用于驱动显示面板中的像素单元进行显示。例如，在一些示例中，步骤S20可以包括：在第二节点的电平的控制下，将高电平的第一时钟信号写入第三节点；基于写入至第三节点的高电平的第一时钟信号对第二节点的电平进行补偿；然后响应于第二控制信号，将补偿后的第二节点的电平传输到第一节点。例如，在另一个示例中，在移位寄存器单元10包括第二控制电路的情形下，步骤S20还包括：响应于第三控制信号对第四节点的电平进行控制，以将第四节点的电平下拉至非工作电位。例如，在一些示例中，步骤S21可以包括：在第一节点的电平的控制下，经由第一输出晶体管将消隐移位信号传输至移位信号输出端，经由第二输出晶体管将消隐输出信号传输至第一扫描信号输出端。复合输出信号包括消隐输出信号和消隐移位信号，消隐输出信号和消隐移位信号相同，且均为第一输出时钟信号。例如，消隐输出信号可以用于驱动显示面板中的像素单元进行外部补偿。需要说明的是，在上述移位寄存器单元的实施例中，第一输出信号可以包括显示移位信号和消隐移位信号，第二输出信号包括显示输出信号和消隐输出信号。显示输出信号可以为在显示时段由第一扫描信号输出端输出的信号，显示移位信号可以为在显示时段由移位信号输出端输出的信号，显示移位信号和显示输出信号可以相同，显示输出信号例如可以为脉冲信号；消隐输出信号可以为在消隐时段由第一扫描信号输出端输出的信号，消隐移位信号可以为在消隐时段由移位信号输出端输出的信号，消隐移位信号和消隐输出信号也可以相同，消隐输出信号例如可以为高电平信号。例如，在显示时段，在步骤S11之后，驱动方法还可以包括：显示复位阶段，在第一复位信号的控制下，对第一节点进行复位；在第四节点的电平的控制下，通过降噪电路对第一节点、移位信号输出端、第一扫描信号输出端和第二扫描信号输出端进行降噪。例如，在消隐时段，在步骤S21之后，驱动方法还可以包括：消隐复位阶段，在第二复位信号和检测控制信号的控制下，对第一节点和第二节点进行复位。需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。对于本公开，还有以下几点需要说明：1本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。2为了清晰起见，在用于描述本发明的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。3在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

权利要求：1.一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路和补偿电路，其中，所述第一输入电路连接第一节点，被配置为响应于第一控制信号将第一输入信号写入至所述第一节点；所述第二输入电路连接到所述第一节点和第二节点，被配置为响应于检测控制信号将第二输入信号输入至所述第二节点，且响应于第二控制信号将所述第二节点的电平传输到所述第一节点；所述补偿电路连接到所述第二节点，被配置为对所述第二节点的电平进行补偿；所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将复合输出信号输出至所述输出端。2.根据权利要求1所述的移位寄存器单元，其中，所述补偿电路包括第一补偿子电路、第二补偿子电路和存储子电路，所述第一补偿子电路分别连接到所述第二节点和第三节点，且被配置为在所述第二节点的电平的控制下，将第一时钟信号写入所述第三节点；所述存储子电路分别连接到所述第二节点和所述第三节点，且被配置为基于写入至所述第三节点的所述第一时钟信号对所述第二节点的电平进行补偿；所述第二补偿子电路连接到所述第三节点，且被配置为在补偿降噪信号的控制下，对所述第三节点进行降噪。3.根据权利要求2所述的移位寄存器单元，其中，所述第二补偿子电路还连接到第四节点，以接收所述第四节点的电压作为所述补偿降噪信号。4.根据权利要求3所述的移位寄存器单元，其中，所述第一补偿子电路包括第一补偿晶体管，所述第二补偿子电路包括第二补偿晶体管，所述存储子电路包括第一电容，所述第一补偿晶体管的第一极连接到第一时钟信号端以接收所述第一时钟信号，所述第一补偿晶体管的第二极连接到所述第三节点，所述第一补偿晶体管的栅极连接到所述第二节点，所述第一电容的第一端连接到所述第二节点，所述第一电容的第二端连接到所述第三节点，所述第二补偿晶体管的第一极连接到所述第三节点，所述第二补偿晶体管的第二极连接到第一电压端，所述第二补偿晶体管的栅极连接到所述第四节点。5.根据权利要求2所述的移位寄存器单元，其中，所述第一时钟信号和所述第二控制信号相同。6.根据权利要求1所述的移位寄存器单元，其中，所述第二输入电路包括充电子电路和隔离子电路，所述充电子电路被配置为响应于所述检测控制信号，将所述第二输入信号输入至所述第二节点；所述隔离子电路分别连接所述第一节点和所述第二节点，被配置为在所述第二控制信号的控制下，将所述第二节点的电平传输到所述第一节点。7.根据权利要求6所述的移位寄存器单元，其中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述检测控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极连接到所述第二节点；所述隔离子电路包括第二晶体管，所述第二晶体管的栅极配置为接收所述第二控制信号，所述第二晶体管的第一极连接至所述第二节点，所述第二晶体管的第一极连接至所述第一节点。8.根据权利要求1所述的移位寄存器单元，还包括第一控制信号端，其中，所述第一输入电路包括第三晶体管，所述第三晶体管的栅极连接至第一控制信号端以接收所述第一控制信号，所述第三晶体管的第一极被配置为接收所述第一输入信号，所述第三晶体管的第二极与所述第一节点连接。9.根据权利要求1所述的移位寄存器单元，其中，所述输出端包括移位信号输出端和第一扫描信号输出端，所述输出电路包括第一输出晶体管、第二输出晶体管和第二电容；所述第一输出晶体管的栅极与所述第一节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接；所述第二输出晶体管的栅极和所述第一节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一扫描信号输出端连接；所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端与所述第二输出晶体管的第二极连接；所述第一输出时钟信号经由所述第一输出晶体管传输到所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输到所述第一扫描信号输出端以作为第二输出信号，所述复合输出信号包括所述第一输出信号和所述第二输出信号。10.根据权利要求9所述的移位寄存器单元，其中，所述输出端还包括第二扫描信号输出端，所述输出电路还包括第三输出晶体管和第三电容，所述第三输出晶体管的栅极与所述第一节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二扫描信号输出端连接，所述第三电容的第一端和所述第一节点连接，所述第三电容的第二端与所述第三输出晶体管的第二极连接，所述第二输出时钟信号经由所述第三输出晶体管传输到所述第二扫描信号输出端以作为第三输出信号，所述复合输出信号还包括所述第三输出信号。11.根据权利要求1、2、5-10任一项所述的移位寄存器单元，还包括：降噪电路和第一控制电路，其中，所述降噪电路连接所述第一节点、第四节点和所述输出端，且被配置为在所述第四节点的电平的控制下，同时对所述第一节点和所述输出端进行降噪；所述第一控制电路连接所述第一节点和所述第四节点，且配置为在所述第一节点的电平的控制下，对所述第四节点的电平进行控制。12.根据权利要求1、2、5-10任一项所述的移位寄存器单元，还包括：第二控制电路，其中，所述第二控制电路连接第四节点，且被配置为响应于第三控制信号对所述第四节点的电平进行控制。13.根据权利要求1、2、5-10任一项所述的移位寄存器单元，还包括：第三控制电路，其中，所述第三控制电路连接第四节点，且被配置为响应于第四控制信号对所述第四节点的电平进行控制。14.根据权利要求1-10任一项所述的移位寄存器单元，还包括：第一复位电路和第二复位电路，其中，所述第一复位电路连接所述第一节点，且被配置为响应于第一复位控制信号对所述第一节点进行复位；所述第二复位电路连接所述第一节点，且被配置为响应于第二复位控制信号对所述第一节点进行复位。15.根据权利要求1所述的移位寄存器单元，还包括：降噪电路、第一控制电路、第二控制电路、第三控制电路、第一复位电路和第二复位电路，其中，所述补偿电路包括第一补偿晶体管、第二补偿晶体管和第一电容，所述第一补偿晶体管的第一极连接到第一时钟信号端以接收第一时钟信号，所述第一补偿晶体管的第二极连接到第三节点，所述第一补偿晶体管的栅极连接到所述第二节点，所述第一电容的第一端连接到所述第二节点，所述第一电容的第二端连接到所述第三节点，所述第二补偿晶体管的第一极连接到所述第三节点，所述第二补偿晶体管的第二极连接到第一电压端，所述第二补偿晶体管的栅极连接到第四节点，以接收所述第四节点的电压作为补偿降噪信号；所述第二输入电路包括充电子电路和隔离子电路，所述充电子电路包括第一晶体管，所述第一晶体管的栅极被配置为接收所述检测控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极连接到所述第二节点，所述隔离子电路包括第二晶体管，所述第二晶体管的栅极配置为接收所述第二控制信号，所述第二晶体管的第一极连接至所述第二节点，所述第二晶体管的第一极连接至所述第一节点；所述第一输入电路包括第三晶体管，所述第三晶体管的栅极被配置为接收所述第一控制信号，所述第三晶体管的第一极被配置为接收所述第一输入信号，所述第三晶体管的第二极与所述第一节点连接；所述输出电路包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第二电容和第三电容，所述输出端包括移位信号输出端、第一扫描信号输出端和第二扫描信号输出端，所述第一输出晶体管的栅极与所述第一节点连接，所述第一输出晶体管的第一极与第一输出时钟信号端连接以接收第一输出时钟信号，所述第一输出晶体管的第二极与所述移位信号输出端连接，所述第二输出晶体管的栅极和所述第一节点连接，所述第二输出晶体管的第一极与所述第一输出时钟信号端连接以接收所述第一输出时钟信号，所述第二输出晶体管的第二极与所述第一扫描信号输出端连接，所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端与所述第一输出晶体管的第二极连接，所述第三输出晶体管的栅极与所述第一节点连接，所述第三输出晶体管的第一极与第二输出时钟信号端连接以接收第二输出时钟信号，所述第三输出晶体管的第二极与所述第二扫描信号输出端连接，所述第三电容的第一端和所述第一节点连接，所述第三电容的第二端与所述第三输出晶体管的第二极连接，所述第一输出时钟信号经由所述第一输出晶体管传输到所述移位信号输出端以作为第一输出信号，所述第一输出时钟信号经由所述第二输出晶体管传输到所述第一扫描信号输出端以作为第二输出信号，所述第二输出时钟信号经由所述第三输出晶体管传输到所述第二扫描信号输出端以作为第三输出信号，所述复合输出信号包括所述第一输出信号、所述第二输出信号和所述第三输出信号；所述降噪电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述第四晶体管的栅极与所述第四节点连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述第一电压端连接，所述第五晶体管的栅极与所述第四节点连接，所述第五晶体管的第一极与所述移位信号输出端连接，所述第五晶体管的第二极与所述第一电压端连接，所述第六晶体管的栅极与所述第四节点连接，所述第六晶体管的第一极与所述第一扫描信号输出端连接，所述第六晶体管的第二极与第二电压端连接，所述第七晶体管的栅极与所述第四节点连接，所述第七晶体管的第一极与所述第二扫描信号输出端连接，所述第七晶体管的第二极与所述第二电压端连接；所述第一控制电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极和第一极连接且被配置为连接第三电压端，所述第八晶体管的第二极连接所述第四节点，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的第一极连接到所述第四节点，所述第九晶体管的第二极连接到所述第一电压端；所述第一复位电路包括第十晶体管，所述第十晶体管的栅极连接至第一复位控制信号端以接收第一复位控制信号，所述第十晶体管的第一极连接到所述第一节点，所述第十晶体管的第二极连接到所述第一电压端；所述第二复位电路包括第十一晶体管，所述第十一晶体管的栅极连接至第一复位控制信号端以接收第二复位控制信号，所述第十一晶体管的第一极连接到所述第一节点，所述第十一晶体管的第二极连接到所述第一电压端；所述第二控制电路包括第十二晶体管和第十三晶体管，所述第三控制信号包括第一时钟信号和所述第二节点的电压值，所述第十二晶体管的栅极被配置为接收所述第一时钟信号，所述第十二晶体管的第一极被配置为连接所述第四节点，所述第十二晶体管的第二极连接到所述第十三晶体管的第一极，所述第十三晶体管的栅极连接到所述第二节点，所述第十三晶体管的第二极连接到所述第一电压端；所述第三控制电路包括第十四晶体管，所述第十四晶体管的栅极被配置为接收所述第四控制信号，所述第十四晶体管的第一极连接至所述第四节点，所述第十四晶体管的第二极连接所述第一电压端。16.一种栅极驱动电路，包括多个级联的如权利要求1-15任一所述的移位寄存器单元。17.根据权利要求16所述的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，其中，在所述移位寄存器单元包括第一输出时钟信号端的情形下，第4n1-3级移位寄存器单元的第一输出时钟信号端与所述第一时钟信号线连接；第4n1-2级移位寄存器单元的第一输出时钟信号端与所述第二时钟信号线连接；第4n1-1级移位寄存器单元的第一输出时钟信号端与所述第三时钟信号线连接；第4n1级移位寄存器单元的第一输出时钟信号端与所述第四时钟信号线连接；n1为大于0的整数。18.根据权利要求17所述的栅极驱动电路，还包括第五时钟信号线、第六时钟信号线、第七时钟信号线和第八时钟信号线，其中，在所述移位寄存器单元包括第二输出时钟信号端的情形下，所述第4n1-3级移位寄存器单元的第二输出时钟信号端与所述第五时钟信号线连接；所述第4n1-2级移位寄存器单元的第二输出时钟信号端与所述第六时钟信号线连接；所述第4n1-1级移位寄存器单元的第二输出时钟信号端与所述第七时钟信号线连接；所述第4n1级移位寄存器单元的第二输出时钟信号端与所述第八时钟信号线连接。19.根据权利要求16所述的栅极驱动电路，其中，在所述移位寄存器单元包括移位信号输出端和第一控制信号端的情形下，第n2+3级移位寄存器单元的第一控制信号端和第n2级移位寄存器单元的移位信号输出端连接，n2为大于0的整数。20.根据权利要求19所述的栅极驱动电路，其中，所述第n2级移位寄存器单元的移位信号输出端输出的信号作为所述第n2+2级移位寄存器单元的第二输入信号。21.根据权利要求19所述的栅极驱动电路，其中，在所述移位寄存器单元还包括第一复位控制信号端的情形下，所述第n2级移位寄存器单元的第一复位控制信号端和所述第n2+3级移位寄存器单元的移位信号输出端连接。22.一种显示装置，包括如权利要求16-21任一所述的栅极驱动电路。23.一种如权利要求1-15任一所述的移位寄存器单元的驱动方法，其中，一帧包括显示时段和消隐时段，所述显示时段包括第一输入阶段和第一输出阶段，所述消隐时段包括第二输入阶段和第二输出阶段，所述驱动方法包括：在所述第一输入阶段，响应于所述第一控制信号，所述第一输入电路将所述第一输入信号写入到所述第一节点；在所述第一输出阶段，在所述第一节点的电平的控制下，所述输出电路将所述复合输出信号输出至所述输出端；在所述第二输入阶段，所述补偿电路对所述第二节点的电平进行补偿，以及所述第二输入电路响应于所述第二控制信号，以将所述第二节点的电平传输到所述第一节点；在所述第二输出阶段，所述输出电路在所述第一节点的电平的控制下，将所述复合输出信号输出至所述输出端。

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