申请/专利权人：北京时代民芯科技有限公司;北京微电子技术研究所

申请日：2020-12-11

公开（公告）日：2021-04-13

公开（公告）号：CN112650139A

主分类号：G05B19/05(20060101)

分类号：G05B19/05(20060101)

优先权：

专利状态码：有效-授权

法律状态：2022.08.02#授权;2021.04.30#实质审查的生效;2021.04.13#公开

摘要：一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。

主权项：1.一种面向DDR3存储协议的时钟控制器，其特征在于：数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器；数字延时锁相环，接收外部普通时钟信号CLK_IN，输出时钟信号CLK_FB反馈接入输入，将输出电压信号Vctrl_P和Vctrl_N发送至镜像对称延时链；镜像对称延时链，接收外部普通时钟信号CLK_IN，接收数字延时锁相环电压信号Vctrl_P和Vctrl_N后转换成8路输出时钟Clk45、Clk225、Clk90、Clk270、Clk135、Clk315、Clk180、Clk0至格雷码相位选择器；格雷码相位选择器，接收外部普通控制信号PS0、PS1、PS2，选择镜像对称延时链的八路输出时钟至格雷码相位插值器；格雷码相位插值器，接收外部普通控制信号PI0、PI1、PI2，接收数字延时锁相环的输出Vctrl_P和Vctrl_N电压信号，接收格雷码相位选择器输出，输出外部时钟信号Output_P和Output_N。

全文数据：

权利要求：

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