申请/专利权人：上海奎芯集成电路设计有限公司

申请日：2023-11-14

公开（公告）日：2024-04-16

公开（公告）号：CN117559973B

主分类号：H03K7/08

分类号：H03K7/08;H03K5/26;H03K3/0233

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2024.03.01#实质审查的生效;2024.02.13#公开

摘要：本发明提供一种全数字时钟占空比调节电路和时钟占空比调节方法，通过逻辑控制单元的校准模式，控制延迟单元以不同的延迟程度对脉冲信号进行信号延迟得到延迟脉冲信号，直至逻辑控制单元根据D触发器输出的输出信号确定延迟单元对应的当前延迟程度能将输入时钟信号延迟一个时钟周期，从而通过逻辑控制单元的占空比调节模式，根据延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制延迟单元基于占空比调节延迟程度对输入时钟信号进行延迟，随后基于信号合成单元对输入时钟信号和延迟时钟信号进行信号合成，得到与输入时钟信号同周期且占空比为50％的输出时钟信号，提升了占空比的调节范围、缩短了设计周期间、提高了电路可移植性。

主权项：1.一种全数字时钟占空比调节电路，其特征在于，包括：脉冲生成单元、信号选择单元、D触发器、延迟单元、逻辑控制单元和信号合成单元；其中，所述脉冲生成单元的输入端与输入时钟信号相连，所述脉冲生成单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述脉冲生成单元输出脉冲信号；所述信号选择单元的输入端与所述脉冲信号和所述输入时钟信号相连，所述信号选择单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述信号选择单元选择所述脉冲信号或所述输入时钟信号；所述信号选择单元的输出端与所述D触发器的D端、所述延迟单元以及所述信号合成单元的输入端相连；所述延迟单元的控制端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述延迟单元的延迟程度；所述延迟单元的输出端与所述D触发器的时钟端以及所述信号合成单元的输入端相连；所述D触发器的输出端与所述逻辑控制单元相连，以使得所述逻辑控制单元基于所述D触发器的输出信号控制所述脉冲生成单元、所述信号选择单元和所述延迟单元；所述信号合成单元输出与所述输入时钟信号同周期且占空比为50%的输出时钟信号；所述逻辑控制单元具体用于：在校准模式下，控制所述脉冲生成单元输出脉冲信号，并控制所述信号选择单元选择所述脉冲信号；控制所述延迟单元以不同的延迟程度进行信号延迟，并基于所述D触发器的输出信号，确定所述延迟单元对应的当前延迟程度是否能将所述输入时钟信号延迟一个时钟周期；若确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，则切换至占空比调节模式；在占空比调节模式下，关闭所述脉冲生成单元，并控制所述信号选择单元选择所述输入时钟信号；基于所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟。

全文数据：

权利要求：

百度查询： 上海奎芯集成电路设计有限公司 全数字时钟占空比调节电路和时钟占空比调节方法

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