申请/专利权人：苏州浪潮智能科技有限公司

申请日：2019-05-15

公开（公告）日：2023-01-06

公开（公告）号：CN110119357B

主分类号：G06F11/36

分类号：G06F11/36

优先权：

专利状态码：有效-授权

法律状态：2023.01.06#授权;2019.09.06#实质审查的生效;2019.08.13#公开

摘要：本发明涉及服务器技术领域，提供一种debug硬件电路，包括与XDP工具连接的XDP连接器，所述XDP连接器分别与第一交换单元和第一CPU连接；所述第一交换单元分别与所述第一CPU、第二CPU和MUX芯片连接，所述MUX芯片与所述第一CPU、第二CPU和第二交换单元连接，所述第二交换单元与所述第二CPU连接，从而在CPU与XDP工具之间形成回路，实现对CPU中日志信息的读取，而且硬件电路设计简单，成本较低。

主权项：1.一种debug硬件电路，其特征在于，包括与XDP工具连接的XDP连接器，所述XDP连接器分别与第一交换单元和第一CPU连接；所述第一交换单元分别与所述第一CPU、第二CPU和MUX芯片连接，所述MUX芯片与所述第一CPU、第二CPU和第二交换单元连接，所述第二交换单元与所述第二CPU连接；所述XDP连接器设有针脚JTAG_TDO、针脚JTAG_TRST、针脚JTAG_TDI以及针脚JTAG_TCK0；所述XDP连接器的针脚JTAG_TCK0分别第一CPU的引脚TCK、第二CPU的引脚TCK连接，所述第一CPU还设有引脚TRST_N、引脚TDI、引脚TD0以及引脚PVCCIO，所述第二CPU设有引脚TRST_N、引脚TDI、引脚TD0、引脚PVCCIO以及引脚SKTOCC_N；所述XDP连接器的针脚JTAG_TDO与第一交换单元的引脚A1连接，所述第一交换单元还设有引脚A2、引脚A3、引脚A4、引脚B1、引脚B2、引脚B3、引脚B4以及引脚OE，所述XDP连接器的针脚JTAG_TRST与所述第一交换单元的引脚A2连接，所述XDP连接器的针脚JTAG_TDI与所述第一交换单元的引脚A3连接，所述第一交换单元的引脚B1与MUX芯片的引脚A连接，所述MUX芯片还设有引脚B、引脚S、引脚B0和引脚B1，第一交换单元的引脚B2分别与所述第一CPU的引脚TRST_N、第二CPU的引脚TRST_N连接，所述第一交换单元的引脚B3与所述第一CPU的引脚TDI连接；所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N连接，所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N之间的线路上设有第七电流节点，所述第七电流节点引出的线路与第二交换单元的引脚OE_N连接，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO连接，所述MUX芯片的引脚B0与所述第二CPU的引脚TDO连接；所述第二交换单元还设有引脚A和引脚B，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO之间的线路上设有第三电流节点，所述第三电流节点引出的线路与所述第二交换单元的引脚A连接，所述第二CPU的引脚TDI与所述第二交换单元的引脚B连接。

全文数据：一种debug硬件电路技术领域本发明属于服务器技术领域，尤其涉及一种debug硬件电路。背景技术目前，XDPXMLDataPackage是Adobe的一种基于XML的文件格式，文件名后缀为XDP，其是一种把PDF格式的文件内容封装在XML容器的机制。而DEBUG是一个DOS实用程序，是供程序员使用的程序调试工具，可以用它检查内存中任何地方的字节以及修改任何地方的字节，其可以用于逐指令执行某个程序以验证程序运行的正确性，也可以追踪执行过程、比较一个指令执行前后的值以及比较与移动内存中数据的范围，读写文件与磁盘扇区。其中，XDP作为一种debug的工具，越来越广泛的应用在服务器行业中，当服务器系统在运行过程中出现报错时，使用XDP工具连接系统可以简单高效的查看报错日志，通过分析日志进而找到报错的原因，从而解决问题，大大提高了debug的效率。但是，现有技术通过XDP工具连接系统查看报错日志的方式，存在电路设计复杂，成本高，以及服务器运行可靠性较低的问题。发明内容针对现有技术中的缺陷，本发明提供了一种debug硬件电路，旨在解决现有技术中通过XDP工具连接系统查看报错日志的方式，存在电路设计复杂，成本高，以及服务器运行可靠性较低的问题。本发明所提供的技术方案是：一种debug硬件电路，包括与XDP工具连接的XDP连接器，所述XDP连接器分别与第一交换单元和第一CPU连接；所述第二交换单元分别与所述第一CPU、第二CPU和MUX芯片连接，所述MUX芯片与所述第一CPU、第二CPU和第二交换单元连接，所述第二交换单元与所述第二CPU连接。作为一种改进的方案，所述XDP连接器设有针脚JTAG_TDO、针脚JTAG_TRST、针脚JTAG_TDI以及针脚JTAG_TCK0；所述XDP连接器的针脚JTAG_TCK0分别第一CPU的引脚TCK、第二CPU的引脚TCK连接，所述第一CPU还设有引脚TRST_N、引脚TDI、引脚TD0以及引脚PVCCIO，所述第二CPU设有引脚TRST_N、引脚TDI、引脚TD0、引脚PVCCIO以及引脚SKTOCC_N；所述XDP连接器的针脚JTAG_TDO与第一交换单元的引脚A1连接，所述第一交换单元还设有引脚A2、引脚A3、引脚A4、引脚B1、引脚B2、引脚B3、引脚B4以及引脚OE，所述XDP连接器的针脚JTAG_TRST与所述第一交换单元的引脚A2连接，所述XDP连接器的针脚JTAG_TDI与所述第一交换单元的引脚A3连接，所述第一交换单元的引脚B1与MUX芯片的引脚A连接，所述MUX芯片还设有引脚B、引脚S、引脚B0和引脚B1，第一交换单元的引脚B2分别与所述第一CPU的引脚TRST_N、第二CPU的引脚TRST_N连接，所述述第一交换单元的引脚B3与所述第一CPU的引脚TDI连接；所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N连接，所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N之间的线路上设有第七电流节点，所述第七电流节点引出的线路与第二交换单元的引脚OE_N连接，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO连接，所述MUX芯片的引脚B0与所述第二CPU的引脚TDO连接；所述第二交换单元还设有引脚A和引脚B，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO之间的线路上设有第三电流节点，所述第三电流节点引出的线路与所述第二交换单元的引脚A连接，所述第二CPU的引脚TDI与所述第二交换单元的引脚B连接。作为一种改进的方案，所述第二CPU的引脚TCK与所述XDP连接器的针脚JTAG_TCK0之间的线路上设有第一电流节点，所述第一电流节点引出的线路串接电阻R1后接地。作为一种改进的方案，所述第一交换单元的引脚B3与所述第一CPU的引脚TDI之间的线路上设有第二电流节点，所述第二电流节点引出的线路串接电阻R2后与所述第一CPU的引脚PVCCIO连接。作为一种改进的方案，所述第三电流节点与所述第一CPU的引脚TDO之间的线路上设有第四电流节点，所述第四电流节点引出的线路串接电阻R3后与所述第一CPU的引脚PVCCIO连接。作为一种改进的方案，所述第二CPU的引脚TDI与所述第二交换单元的引脚B之间的线路上设有第五电流节点，所述第五电流节点引出的线路串接电阻R4后与所述第二CPU的引脚PVCCIO连接。作为一种改进的方案，所述第二CPU的引脚TDO与所述第二交换单元的引脚B0之间的线路上设有第六电流节点，所述第六电流节点引出的线路串接电阻R5后与所述第二CPU的引脚PVCCIO连接。在本发明实施例中，debug硬件电路包括与XDP工具连接的XDP连接器，所述XDP连接器分别与第一交换单元和第一CPU连接；所述第一交换单元分别与所述第一CPU、第二CPU和MUX芯片连接，所述MUX芯片与所述第一CPU、第二CPU和第二交换单元连接，所述第二交换单元与所述第二CPU连接，从而在CPU与XDP工具之间形成回路，实现对CPU中日志信息的读取，而且硬件电路设计简单，成本较低。附图说明为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。图1是本发明提供的debug硬件电路的结构框图；图2是本发明提供的debug硬件电路的电路示意图；其中，1-XDP连接器，2-第一交换单元，3-第一CPU，4、第二CPU，5-MUX芯片，6-第二交换单元，7、第一电流节点，8-第二电流节点，9-第三电流节点，10-第四电流节点，11-第五电流节点，12-第六电流节点，13-第七电流节点。具体实施方式下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的、技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。图1示出了本发明提供的debug硬件电路的电路示意图，为了便于说明，图中仅给出了与本发明实施例相关的部分。debug硬件电路包括与XDP工具连接的XDP连接器1，所述XDP连接器1分别与第一交换单元2和第一CPU3连接；所述第一交换单元2分别与所述第一CPU3、第二CPU4和MUX芯片5连接，所述MUX芯片5与所述第一CPU3、第二CPU4和第二交换单元6连接，所述第二交换单元6与所述第二CPU4连接。结合图2所示，XDP连接器1设有针脚JTAG_TDO、针脚JTAG_TRST、针脚JTAG_TDI以及针脚JTAG_TCK0；所述XDP连接器1的针脚JTAG_TCK0分别第一CPU3的引脚TCK、第二CPU4的引脚TCK连接，所述第一CPU3还设有引脚TRST_N、引脚TDI、引脚TD0以及引脚PVCCIO，所述第二CPU4设有引脚TRST_N、引脚TDI、引脚TD0、引脚PVCCIO以及引脚SKTOCC_N；所述XDP连接器1的针脚JTAG_TDO与第一交换单元2的引脚A1连接，所述第一交换单元2还设有引脚A2、引脚A3、引脚A4、引脚B1、引脚B2、引脚B3、引脚B4以及引脚OE，所述XDP连接器1的针脚JTAG_TRST与所述第一交换单元2的引脚A2连接，所述XDP连接器1的针脚JTAG_TDI与所述第一交换单元2的引脚A3连接，所述第一交换单元2的引脚B1与MUX芯片5的引脚A连接，所述MUX芯片5还设有引脚B、引脚S、引脚B0和引脚B1，第一交换单元2的引脚B2分别与所述第一CPU3的引脚TRST_N、第二CPU4的引脚TRST_N连接，所述述第一交换单元2的引脚B3与所述第一CPU3的引脚TDI连接；所述MUX芯片5的引脚S与所述第二CPU4的引脚SKTOCC_N连接，所述MUX芯片5的引脚S与所述第二CPU4的引脚SKTOCC_N之间的线路上设有第七电流节点，所述第七电流节点引出的线路与第二交换单元6的引脚OE_N连接，所述MUX芯片5的引脚B1与所述第一CPU3的引脚TDO连接，所述MUX芯片5的引脚B0与所述第二CPU4的引脚TDO连接；所述第二交换单元6还设有引脚A和引脚B，所述MUX芯片5的引脚B1与所述第一CPU3的引脚TDO之间的线路上设有第三电流节点9，所述第三电流节点9引出的线路与所述第二交换单元6的引脚A连接，所述第二CPU4的引脚TDI与所述第二交换单元6的引脚B连接。在该实施例中，第二CPU4的引脚TCK与所述XDP连接器1的针脚JTAG_TCK0之间的线路上设有第一电流节点7，所述第一电流节点7引出的线路串接电阻R1后接地；述第一交换单元2的引脚B3与所述第一CPU3的引脚TDI之间的线路上设有第二电流节点8，所述第二电流节点8引出的线路串接电阻R2后与所述第一CPU3的引脚PVCCIO连接；第三电流节点9与所述第一CPU3的引脚TDO之间的线路上设有第四电流节点10，所述第四电流节点10引出的线路串接电阻R3后与所述第一CPU3的引脚PVCCIO连接；第二CPU4的引脚TDI与所述第二交换单元6的引脚B之间的线路上设有第五电流节点11，所述第五电流节点11引出的线路串接电阻R4后与所述第二CPU4的引脚PVCCIO连接；第二CPU4的引脚TDO与所述第二交换单元6的引脚B0之间的线路上设有第六电流节点12，所述第六电流节点12引出的线路串接电阻R5后与所述第二CPU4的引脚PVCCIO连接。其中，上述第一CPU3和第二CPU4为服务器内部的核心处理器，而第一交换单元2和第二交换单元6用于实现常见的swicth功能，具体可以采用的型号为华为S1724G；该MUX芯片5是一个一路转两路的选择芯片，根据SELECT信号不同，选择不同的导通路线，其可以采用的型号为AM335X，当然也可以采用其他型号，在此不再赘述。在本发明实施例中，XDP工具的TCK、TDI、TDO、TRST信号通过XDP连接器1分别连到第一CPU3和第二CPU4，然后经过第一CPU3和第二CPU4后又返回到XDP，从而实现一个回路。为了便于理解，下述结合图2对该debug硬件电路的具体工作原理进行说明：从图2所示的电路结构中可以看出，该debug硬件电路的工作过程分为两种情况，第一种是第一CPU3单独在位工作，第二种是第一CPU3和第二CPU4同时在位工作，其具体为：1当只有第一CPU3在位时，XDP工具的TDI信号经过第一交换单元2接到第一CPU3的引脚TDI，然后从第一CPU3的引脚TDO发出来，接到MUX芯片5，由于第二CPU4不在位，第二CPU4的引脚SKTOCC_ND的SKTOCC信号为高电平，MUX芯片5的引脚B1与第二交换单元6的引脚A连通，经过第一交换单元2后回到XDP连接器1；2当第一CPU3和第二CPU4同时在位，XDP工具的TDI信号经第一交换单元2接到第一CPU3的引脚TDI，然后从第一CPU3的引脚TDO发出来，由于第二CPU4在位，SKTOCC信号为低电平，第二交换单元6的引脚A与引脚B连通，从而第一CPU3的TDO接到了第二CPU4的引脚TDI，从第一CPU3的引脚TDO出来接到了MUX芯片5，经过MUX芯片5回到了XDP连接器1，形成了一个回路。在本发明实施例中，debug硬件电路包括与XDP工具连接的XDP连接器1，所述XDP连接器1分别与第一交换单元2和第一CPU3连接；所述第一交换单元6分别与所述第一CPU3、第二CPU4和MUX芯片5连接，所述MUX芯片5与所述第一CPU3、第二CPU4和第二交换单元6连接，所述第二交换单元6与所述第二CPU4连接，从而在CPU与XDP工具之间形成回路，实现对CPU中日志信息的读取，而且硬件电路设计简单，成本较低，而且随着服务器运行可靠性的提升，满足了客户更多的使用需求。以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

权利要求：1.一种debug硬件电路，其特征在于，包括与XDP工具连接的XDP连接器，所述XDP连接器分别与第一交换单元和第一CPU连接；所述第一交换单元分别与所述第一CPU、第二CPU和MUX芯片连接，所述MUX芯片与所述第一CPU、第二CPU和第二交换单元连接，所述第二交换单元与所述第二CPU连接。2.根据权利要求1所述的debug硬件电路，其特征在于，所述XDP连接器设有针脚JTAG_TDO、针脚JTAG_TRST、针脚JTAG_TDI以及针脚JTAG_TCK0；所述XDP连接器的针脚JTAG_TCK0分别第一CPU的引脚TCK、第二CPU的引脚TCK连接，所述第一CPU还设有引脚TRST_N、引脚TDI、引脚TD0以及引脚PVCCIO，所述第二CPU设有引脚TRST_N、引脚TDI、引脚TD0、引脚PVCCIO以及引脚SKTOCC_N；所述XDP连接器的针脚JTAG_TDO与第一交换单元的引脚A1连接，所述第一交换单元还设有引脚A2、引脚A3、引脚A4、引脚B1、引脚B2、引脚B3、引脚B4以及引脚OE，所述XDP连接器的针脚JTAG_TRST与所述第一交换单元的引脚A2连接，所述XDP连接器的针脚JTAG_TDI与所述第一交换单元的引脚A3连接，所述第一交换单元的引脚B1与MUX芯片的引脚A连接，所述MUX芯片还设有引脚B、引脚S、引脚B0和引脚B1，第一交换单元的引脚B2分别与所述第一CPU的引脚TRST_N、第二CPU的引脚TRST_N连接，所述述第一交换单元的引脚B3与所述第一CPU的引脚TDI连接；所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N连接，所述MUX芯片的引脚S与所述第二CPU的引脚SKTOCC_N之间的线路上设有第七电流节点，所述第七电流节点引出的线路与第二交换单元的引脚OE_N连接，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO连接，所述MUX芯片的引脚B0与所述第二CPU的引脚TDO连接；所述第二交换单元还设有引脚A和引脚B，所述MUX芯片的引脚B1与所述第一CPU的引脚TDO之间的线路上设有第三电流节点，所述第三电流节点引出的线路与所述第二交换单元的引脚A连接，所述第二CPU的引脚TDI与所述第二交换单元的引脚B连接。3.根据权利要求2所述的debug硬件电路，其特征在于，所述第二CPU的引脚TCK与所述XDP连接器的针脚JTAG_TCK0之间的线路上设有第一电流节点，所述第一电流节点引出的线路串接电阻R1后接地。4.根据权利要求3所述的debug硬件电路，其特征在于，所述第一交换单元的引脚B3与所述第一CPU的引脚TDI之间的线路上设有第二电流节点，所述第二电流节点引出的线路串接电阻R2后与所述第一CPU的引脚PVCCIO连接。5.根据权利要求2所述的debug硬件电路，其特征在于，所述第三电流节点与所述第一CPU的引脚TDO之间的线路上设有第四电流节点，所述第四电流节点引出的线路串接电阻R3后与所述第一CPU的引脚PVCCIO连接。6.根据权利要求2所述的debug硬件电路，其特征在于，所述第二CPU的引脚TDI与所述第二交换单元的引脚B之间的线路上设有第五电流节点，所述第五电流节点引出的线路串接电阻R4后与所述第二CPU的引脚PVCCIO连接。7.根据权利要求3所述的debug硬件电路，其特征在于，所述第二CPU的引脚TDO与所述第二交换单元的引脚B0之间的线路上设有第六电流节点，所述第六电流节点引出的线路串接电阻R5后与所述第二CPU的引脚PVCCIO连接。

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