申请/专利权人：成都融见软件科技有限公司;上海合见工业软件集团有限公司

申请日：2023-12-15

公开（公告）日：2024-03-19

公开（公告）号：CN117724913A

主分类号：G06F11/22

分类号：G06F11/22

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.05#实质审查的生效;2024.03.19#公开

摘要：本发明涉及芯片验证技术领域，尤其涉及一种芯片FPGA原型验证的目标debug数据获取系统，包括软件控制模块、FPGA原型验证模块和存储模块，第一存储区域包括N个存储单元；软件控制模块控制将FPGA原型验证模块的输入端口的输入激励数据以及对应的时钟数据作为待存储数据，将待存储数据按顺序存储至第一存储区域，当第一存储区域中的每一Bn均存储有数据时，则返回从B1开始，按顺序以覆盖Bn中的数据的方式向第一存储区域存储数据；当FPGA原型验证模块运行至目标触发点时，软件控制模块基于目标触发点获取目标debug数据。本发明减少了debug数据所需存储空间，提高了目标debug数据获取的准确性和效率。

主权项：1.一种芯片FPGA原型验证的目标debug数据获取系统，其特征在于，包括软件控制模块、FPGA原型验证模块和存储模块，其中，所述软件控制模块分别与FPGA原型验证模块和存储模块相连接，所述存储模块与FPGA原型验证模块相连接；所述软件控制模块用于通过FPGA原型验证模块的输入端口配置FPGA原型验证模块的初始状态，以及向FPGA原型验证模块的输入端口输入激励数据；所述FPGA原型验证模块中烧录有待验证芯片对应的门级网表，从初始状态开始运行，基于输入端口接收的激励数据对所述待验证芯片执行FPGA原型验证，输入端口按照时钟进行分组，从输入端口选择Y个时钟对应的输入激励数据作为待转存数据，待转存数据大小为X；所述存储模块包括第一存储区域，所述第一存储区域包括N个存储单元B1,B2,…,Bn,…,BN，Bn为第n个存储单元，n的取值范围为1到N，Bn的大小大于X+Y；所述软件控制模块控制将所述FPGA原型验证模块的输入端口中所述选择的Y个时钟对应的待转存数据以及所述选择的Y个时钟数据作为待存储数据，按照B1,B2,…,Bn,…,BN的顺序向所述第一存储区域存储所述待存储数据，当向Bn中存储所述待存储数据时，先判断Bn当前剩余的存储空间是否大于等于X+Y，若是，则将所述待存储数据存储至Bn中，否则，将所述待存储数据存储至Bn+1中，当存储至BN且BN中的存储空间小于X+Y时，将所述待存储数据存储至B1中；当所述FPGA原型验证模块运行至目标触发点时，所述软件控制模块基于所述目标触发点获取所述第一存储区域中所存储的数据作为目标debug数据。

全文数据：

权利要求：

百度查询： 成都融见软件科技有限公司;上海合见工业软件集团有限公司 芯片FPGA原型验证的目标debug数据获取系统

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