申请/专利权人：中国科学院微电子研究所

申请日：2019-02-19

公开（公告）日：2023-01-24

公开（公告）号：CN109829240B

主分类号：G06F30/39

分类号：G06F30/39

优先权：

专利状态码：有效-授权

法律状态：2023.01.24#授权;2019.06.25#实质审查的生效;2019.05.31#公开

摘要：本发明提供的一种集成电路结构性能的优化方法，所述优化方法包括：提供一集成电路结构，所述集成电路结构设置有至少一个晶体管；获取所述集成电路结构的性能；依据所述集成电路结构的性能确定所述晶体管的性能；依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；其中，所述应力绝缘膜用于改变所述晶体管的性能。该优化方法满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。

主权项：1.一种集成电路性能的优化方法，其特征在于，所述优化方法包括：提供一集成电路，所述集成电路设置有至少一个晶体管；将所述集成电路划分为多个子电路区域；获取所述集成电路的性能要求；依据所述集成电路的性能要求确定所述晶体管的性能；依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：确定所述子电路区域在所述集成电路中的信号流顺序；依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；其中，所述应力绝缘膜用于改变所述晶体管的性能。

全文数据：一种集成电路性能的优化方法技术领域本发明涉及集成电路技术领域，更具体地说，涉及一种集成电路性能的优化方法。背景技术在集成电路制造过程中，为了满足电路对器件的不同性能的需求，一般会对同类型的晶体管制造不同阈值电压版本的晶体管，满足不同的电路设计需求，如高阈值电压器件多用于构成低功耗或低速电路部分，低阈值电压器件多用于构成高速电路部分，正常阈值电压器件多用于构成中速电路部分。但是，有限数量的阈值电压控制使得器件性能的控制只能是数量非常有限的粗颗粒范围，为了满足电路性能，往往需要选用性能远超过电路需求的晶体管，从而消耗不必要的能量。发明内容有鉴于此，为解决上述问题，本发明提供一种集成电路性能的优化方法，技术方案如下：一种集成电路性能的优化方法，所述优化方法包括：提供一集成电路，所述集成电路设置有至少一个晶体管；获取所述集成电路的性能要求；依据所述集成电路的性能要求确定所述晶体管的性能；依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；其中，所述应力绝缘膜用于改变所述晶体管的性能。优选的，在上述优化方法中，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的类型；所述应力绝缘膜的类型包括：张应力绝缘膜、压应力绝缘膜和无应力绝缘膜。优选的，在上述优化方法中，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度。优选的，在上述优化方法中，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，包括：从预设的应力绝缘膜的应力密度列表中确定应力绝缘膜的应力密度；或，从预设的应力绝缘膜的应力密度列表中至少一个连续区间内确定应力绝缘膜的应力密度。优选的，在上述优化方法中，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，还包括：对所述确定的绝缘膜的应力密度进行简并。优选的，在上述优化方法中，所述获取所述集成电路结构的性能，包括：将所述集成电路划分为多个子电路区域，每个所述子电路区域至少包括本级触发器或锁存器、前端组合逻辑电路和前级触发器或锁存器；依据所述本级触发器或锁存器所连接的时钟信号频率和占空比，所述本级触发器或锁存器的建立时间、保持时间和输出延时时间，所述前端组合逻辑电路的延时时间获取所述子电路区域的性能。优选的，在上述优化方法中，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：确定所述子电路区域在所述集成电路中的信号流顺序；依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜。优选的，在上述优化方法中，所述依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据已确定的前级触发器或锁存器电路中晶体管栅极结构所覆盖的应力绝缘膜，覆盖本级触发器或锁存器电路中晶体管栅极结构的应力绝缘膜。优选的，在上述优化方法中，所述优化方法还包括：获取所述晶体管的性能参数；其中，所述性能参数至少包括栅宽、栅长和叉指数。优选的，在上述优化方法中，所述优化方法还包括：依据所述晶体管的性能确定所述晶体管的源极接触区域和漏极接触区域是否掺杂Ge元素。优选的，在上述优化方法中，所述优化方法还包括：采用至少一组器件模型对所述集成电路的性能要求进行评估，其中，每个晶体管对应一组器件模型；所述一组模型中的各个模型分别对应所述晶体管在不同应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值下的模型；每个晶体管依据在应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中所选用的至少一个参数值，从晶体管相对应的一组模型中选择一个目标模型。优选的，在上述优化方法中，所述优化方法还包括：依据所述集成电路中每一晶体管所选择的所述目标模型对所述集成电路进行优化，以获得优化的晶体管的栅宽参数值、栅长参数值、叉指数参数值、子电路区域性能参数值和子电路区域功耗参数值；在应力绝缘膜类型参数值、应力密度参数值、源接触区域和漏接触区域掺杂Ge元素参数值的优化环境中进行优化测试，以获得多个优化方案。优选的，在上述优化方法中，所述优化方法还包括：获得所述多个优化方案；所述多个优化方案中任一优化方案对应晶体管的栅宽参数值、栅长参数值、叉指数参数值、应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的至少一个参数值，以及对应参数值下的子电路区域性能参数值和子电路区域功耗参数值；从所述多个优化方案中选取满足优化要求且子电路区域功耗参数值最低的一个优化方案作为目标优化方案。相较于现有技术，本发明实现的有益效果为：该优化方法满足了SoC设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本发明实施例提供的一种集成电路性能的优化方法的流程示意图；图2为本发明实施例提供的一种集成电路性能的优化系统的结构示意图。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。参考图1，图1为本发明实施例提供的一种集成电路性能的优化方法的流程示意图，所述优化方法包括：S101：提供一集成电路，所述集成电路设置有至少一个晶体管。在该步骤中，所述集成电路的具体结构并不作限定，其集成电路中至少包括一个晶体管。S102：获取所述集成电路的性能要求。在该步骤中，获取所述集成电路的性能要求的具体方式并不作限定，其表征所述集成电路的性能要求的参数也是多种多样，可根据具体情况诠释所述集成电路的性能要求。S103：依据所述集成电路的性能要求确定所述晶体管的性能。在该步骤中，集成电路的性能要求可以通过改变晶体管的性能来改变，因此，可以依据集成电路所需的性能要求确定晶体管的性能。S104：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；其中，所述应力绝缘膜用于改变所述晶体管的性能。在该步骤中，为了提高晶体管的性能，一般会在晶体管的栅极结构上覆盖合适的具有应力的绝缘膜，例如，在NMOS晶体管的栅极结构上覆盖具有张应力的应力绝缘膜可以提高NMOS晶体管的性能，在PMOS晶体管的栅极结构上覆盖具有压应力的应力绝缘膜可以提高PMOS晶体管的性能。同理，为了降低晶体管的性能，一般会在晶体管的栅极结构上覆盖合适的具有应力的绝缘膜，例如，在NMOS晶体管的栅极结构上覆盖具有非张应力的应力绝缘膜可以降低NMOS晶体管的性能，在PMOS晶体管的栅极结构上覆盖具有非压应力的应力绝缘膜可以降低PMOS晶体管的性能。由此可知，通过上述优化可以产生了更多数量的性能范围可控制的晶体管，满足了SoCSystem-on-Chip，片上系统设计中电路不同部分对晶体管性能需求的精确匹配，从而在确保电路性能得到满足的情况下，尽可能降低SoC的功耗，特别是亚阈值极低功耗SoC的功耗，进而提高SoC的工作能效。进一步的，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的类型；所述应力绝缘膜的类型包括：张应力绝缘膜、压应力绝缘膜和无应力绝缘膜。在该实施例中，压应力绝缘膜可以使NMOS晶体管沟道内的载流子迁移率降低，NMOS晶体管性能降低，在电路中对NMOS晶体管性能要求不高时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。无应力绝缘膜时相比于压应力绝缘膜，NMOS晶体管沟道内的载流子迁移率较高，晶体管性能较高，但相比于采用张应力绝缘膜时，NMOS晶体管沟道内的载流子迁移率较低，晶体管性能较低，在电路中对NMOS晶体管性能要求不高又不低时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。张应力绝缘膜可以使PMOS晶体管沟道内的载流子迁移率降低，PMOS晶体管性能降低，在电路中对PMOS晶体管性能要求不高时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。无应力绝缘膜相比于张应力绝缘膜，PMOS晶体管沟道内的载流子迁移率较高，PMOS晶体管性能较高，但相比于采用压应力绝缘膜时，PMOS晶体管沟道内的载流子迁移率降低，晶体管性能降低，在电路中对PMOS晶体管性能要求不高又不低时，在满足电路性能要求的前提下，使用这种结构的晶体管可以进一步降低电路的功耗。通过上述描述可知，通过改变覆盖至所述晶体管的栅极结构上的应力绝缘膜的类型，可以灵活改变晶体管的性能。进一步的，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度。在该实施例中，同种类型的晶体管的栅极结构上所覆盖的同种类型的应力绝缘膜，其应力密度大小可以不一样，即，同种类型的晶体管的栅极结构上所覆盖的同类型的应力绝缘膜应力密度可以有多种，从而通过应力密度的不同，提供性能不同的晶体管，可以更好的满足设计不同电路对晶体管性能的不同需求，又可以最大限度的降低功耗。进一步的，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，包括：从预设的应力绝缘膜的应力密度列表中确定应力绝缘膜的应力密度；或，从预设的应力绝缘膜的应力密度列表中至少一个连续区间内确定应力绝缘膜的应力密度。在该实施例中，预设的应力绝缘膜的应力密度列表是预先确定的，可以是通过实验仿真得到，也可以是通过实验测量得到，其确定方式并不作限定，一般为应力密度值对应晶体管的载流子迁移率和阈值电压，载流子迁移率和阈值电压表征对晶体管性能的影响。也就是说，晶体管不同的性能需求会对应不同的应力密度。一个类型的晶体管对应一个预设的应力绝缘膜的应力密度列表，一个预设的应力绝缘膜的应力密度列表中存在有若干个应力密度值，每一个应力密度值对应该类型晶体管的载流子迁移率和阈值电压。两个相邻的应力密度值之间定义为一个连续区间。根据所要求的晶体管性能，可获得所要求的载流子迁移率和阈值电压，根据载流子迁移率和阈值电压可获得所要求的的应力密度值；或从拟合的应力密度值与载流子迁移率的关系和应力密度值与阈值电压的关系中获得最符合晶体管性能要求的应力密度值。由于应力密度值与载流子迁移率的关系和应力密度值与阈值电压的关系一般为非线性关系或近似线性关系，为了减小求解应力密度值时的误差，相邻应力密度值取点间隔会比较小，往往会取多个应力密度值，因此，通过在至少一个连续区间内确定应力绝缘膜的应力密度可以获得最符合要求的应力密度值。进一步的，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，还包括：对所述确定的绝缘膜的应力密度进行简并。在该实施例中，在同类型的应力绝缘膜的基础上，当应力密度值之间的差或相对差小于预设值时，将多个相接近的数值取值为一个相同的数值。进而减少同类型应力绝缘膜不同应力密度数值的个数，从而降低制造成本。需要说明的是，该预设值的取值可根据工艺成本确定，在本发明实施例中并不作限定。进一步的，所述获取所述集成电路结构的性能，包括：将所述集成电路划分为多个子电路区域，每个所述子电路区域至少包括本级触发器或锁存器、前端组合逻辑电路和前级触发器或锁存器；依据所述本级触发器或锁存器所连接的时钟信号频率和占空比，所述本级触发器或锁存器的建立时间、保持时间和输出延时时间，所述前端组合逻辑电路的延时时间获取所述子电路区域的性能。在该实施例中，一个触发器或锁存器的数据输入端接数据输入信号，而产生该数据输入信号的组合逻辑称为该触发器或锁存器的前端组合逻辑电路，即前端是相对本级触发器或锁存器而言的。此处前端和前级的定义是有区别的，前端组合逻辑电路的输入信号直接来自一个或若干个触发器或锁存器的数据输出，则这些触发器或锁存器相对本级触发器或锁存器而言被称为前级触发器或锁存器。其中，所述本级触发器或锁存器所连接的时钟信号频率和占空比，所述本级触发器或锁存器的建立时间、保持时间和输出延时时间，所述前端组合逻辑电路的延时时间构成了子电路区域的性能需求，以此作为该子电路区域的晶体管性能的需求，用于作为后续集成电路优化的约束条件。进一步的，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：确定所述子电路区域在所述集成电路中的信号流顺序；依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜。在该实施例中，信号流是指信号在集成电路内传播的路径，信号流顺序是指信号在传播路径上从输入至输出的传播顺序。依据该信号流顺序进行优化是一个较优的方案，从数学不等式求解的角度看，未知参数数量较少，从效果上看可以减少迭代，进而可以加速优化过程。进一步的，所述依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据已确定的前级触发器或锁存器电路中晶体管栅极结构所覆盖的应力绝缘膜，覆盖本级触发器或锁存器电路中晶体管栅极结构的应力绝缘膜。进一步的，所述优化方法还包括：获取所述晶体管的性能参数；其中，所述性能参数至少包括栅宽、栅长和叉指数。在该实施例中，在确定集成电路中覆盖晶体管的栅极结构上的应力绝缘膜的同时，还获取晶体管的其它参数，例如包括但不限定于栅宽、栅长和叉指数。该参数也是反应晶体管性能的重要参数。进一步的，所述优化方法还包括：依据所述晶体管的性能确定所述晶体管的源极接触区域和漏极接触区域是否掺杂Ge元素。在该实施例中，通过在PMOS晶体管的两个P型区，即源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，在PMOS晶体管的沟道方向产生压应力，从而提升PMOS晶体管的性能。通过在NMOS晶体管的两个N型区，即源极接触区域和漏极接触区域掺杂Ge元素，形成SiGe，在NMOS晶体管的沟道方向产生压应力，从而降低NMOS晶体管的性能。因此，可以通过在晶体管的源极接触区域和漏极接触区域是否掺杂Ge元素决定是否提高PMOS晶体管的性能，降低NMOS晶体管的性能和功耗。进一步的，所述优化方法还包括：采用至少一组器件模型对所述集成电路的性能要求进行评估，其中，每个晶体管对应一组器件模型；所述一组模型中的各个模型分别对应所述晶体管在不同应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值下的模型；每个晶体管依据在应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中所选用的至少一个参数值，从晶体管相对应的一组模型中选择一个目标模型。在该实施例中，器件模型是描述晶体管电学特性I-V特性和C-V特性的数学方程，也是电路仿真和分析的基础之一。进一步的，所述优化方法还包括：依据所述集成电路中每一晶体管所选择的所述目标模型对所述集成电路进行优化，以获得优化的晶体管的栅宽参数值、栅长参数值、叉指数参数值、子电路区域性能参数值和子电路区域功耗参数值；在应力绝缘膜类型参数值、应力密度参数值、源接触区域和漏接触区域掺杂Ge元素参数值的优化环境中进行优化测试，以获得多个优化方案。进一步的，所述优化方法还包括：获得所述多个优化方案；所述多个优化方案中任一优化方案对应晶体管的栅宽参数值、栅长参数值、叉指数参数值、应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的至少一个参数值，以及对应参数值下的子电路区域性能参数值和子电路区域功耗参数值；从所述多个优化方案中选取满足优化要求且子电路区域功耗参数值最低的一个优化方案作为目标优化方案。在现有技术中，一个晶体管仅仅对应一个模型，其优点是简单，考虑到不同的应力密度，其缺点是不精确。在本发明实施例中，采用多个模型分别描述不同应力密度下的器件特性，其优点是精度更高，在实际应用中根据应力绝缘膜类型、应力密度大小、源极接触区域和漏极接触区域是否掺杂Ge等来进行模型选择，可以获得最佳的模型。基于本发明上述全部实施例，在本发明另一实施例中，还提供了一种集成电路性能的优化系统，所述优化系统至少包括：器件模型模块21，所述器件模型模块用于评估所述集成电路的性能和功耗；约束生成模块22，所述约束生成模块用于依据集成电路各个部分之间的关系生成优化电路所必须遵循的约束条件；电路优化模块23，所述电路优化模块用于在应力绝缘膜类型参数、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的至少一个参数值，以及晶体管的栅长参数、栅宽参数和叉指数参数的空间内，依据约束条件通过优化迭代过程搜索使得集成电路性能符合要求功耗最低的参数值；进一步的，所述器件模型模块可以为一个类型的晶体管提供一个器件模型，且所提供的器件模型中至少包括应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的一个；或所述器件模型模块可以为每种类型的晶体管提供一组模型，所述一组模型中的各个模型分别对应所述晶体管在不同应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值下的模型；每个晶体管依据在应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中所选用的至少一个参数值，从晶体管相对应的一组模型中选择一个目标模型。进一步的，约束条件包括但不限定于所述本级触发器或锁存器所连接的时钟信号频率和占空比，所述本级触发器或锁存器的建立时间、保持时间和输出延时时间，所述前端组合逻辑电路的延时时间。进一步的，所述电路优化模块至少包括：新参数生成子模块，所述新参数生成子模块用于在应力绝缘膜类型参数、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的至少一个参数值，以及晶体管的栅长参数、栅宽参数和叉指数参数的空间内产生新的参数值；电路性能和功耗计算子模块，所述电路性能和功耗计算子模块用于依据新的参数值和所述器件模型模块所选择的器件模型对电路设计进行性能和功耗计算。需要说明的是，为了保证准确性，一般基于电路仿真结构进行计算；约束检查和优化结构更新子模块，所述约束检查和优化结构更新子模块用于根据所得的性能和功耗数据检查其是否满足约束条件，若满足约束条件且功耗小于该电路优化历史所得最小功耗，则记录该新的参数值，并更新优化历史所得最小功耗为当前新的参数值对应的功耗；控制子模块，所述控制子模块用于控制优化迭代过程中继续重复执行新参数生成子模块、电路性能和功耗计算子模块和约束检查和优化结构更新子模块，或当前最优的电路设计满足设计要求，或迭代次数超过阈值时终止优化迭代过程。进一步的，所述优化系统还包括：电路划分模块，所述电路划分模块用于将所述集成电路划分为多个子电路区域，每个所述子电路区域至少包括本级触发器或锁存器、前端组合逻辑电路和前级触发器或锁存器。在该实施例中，一个触发器或锁存器的数据输入端接数据输入信号，而产生该数据输入信号的组合逻辑称为该触发器或锁存器的前端组合逻辑电路，即前端是相对本级触发器或锁存器而言的。此处前端和前级的定义是有区别的，前端组合逻辑电路的输入信号直接来自一个或若干个触发器或锁存器的数据输出，则这些触发器或锁存器相对本级触发器或锁存器而言被称为前级触发器或锁存器。进一步的，所述优化系统还包括：电路优化调度模块，所述电路优化调度模块用于确定所述子电路区域在所述集成电路中的信号流顺序，并依据所述信号流顺序对所述子电路区域进行优化。在该实施例中，信号流是指信号在集成电路内传播的路径，信号流顺序是指信号在传播路径上从输入至输出的传播顺序。依据该信号流顺序进行优化是一个较优的方案，从数学不等式求解的角度看，未知参数数量较少，从效果上看可以减少迭代，进而可以加速优化过程。以上对本发明所提供的一种集成电路性能的优化方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

权利要求：1.一种集成电路性能的优化方法，其特征在于，所述优化方法包括：提供一集成电路，所述集成电路设置有至少一个晶体管；获取所述集成电路的性能要求；依据所述集成电路的性能要求确定所述晶体管的性能；依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜；其中，所述应力绝缘膜用于改变所述晶体管的性能。2.根据权利要求1所述的优化方法，其特征在于，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的类型；所述应力绝缘膜的类型包括：张应力绝缘膜、压应力绝缘膜和无应力绝缘膜。3.根据权利要求1所述的优化方法，其特征在于，所述依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度。4.根据权利要求3所述的优化方法，其特征在于，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，包括：从预设的应力绝缘膜的应力密度列表中确定应力绝缘膜的应力密度；或，从预设的应力绝缘膜的应力密度列表中至少一个连续区间内确定应力绝缘膜的应力密度。5.根据权利要求4所述的优化方法，其特征在于，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜的应力密度，还包括：对所述确定的绝缘膜的应力密度进行简并。6.根据权利要求1所述的优化方法，其特征在于，所述获取所述集成电路结构的性能，包括：将所述集成电路划分为多个子电路区域，每个所述子电路区域至少包括本级触发器或锁存器、前端组合逻辑电路和前级触发器或锁存器；依据所述本级触发器或锁存器所连接的时钟信号频率和占空比，所述本级触发器或锁存器的建立时间、保持时间和输出延时时间，所述前端组合逻辑电路的延时时间获取所述子电路区域的性能。7.根据权利要求6所述的优化方法，其特征在于，所述确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：确定所述子电路区域在所述集成电路中的信号流顺序；依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜。8.根据权利要求7所述的优化方法，其特征在于，所述依据所述信号流顺序对所述子电路区域中的晶体管按照所述晶体管的性能确定覆盖至所述晶体管的栅极结构上的应力绝缘膜，包括：依据已确定的前级触发器或锁存器电路中晶体管栅极结构所覆盖的应力绝缘膜，覆盖本级触发器或锁存器电路中晶体管栅极结构的应力绝缘膜。9.根据权利要求8所述的优化方法，其特征在于，所述优化方法还包括：获取所述晶体管的性能参数；其中，所述性能参数至少包括栅宽、栅长和叉指数。10.根据权利要求9所述的优化方法，其特征在于，所述优化方法还包括：依据所述晶体管的性能确定所述晶体管的源极接触区域和漏极接触区域是否掺杂Ge元素。11.根据权利要求10所述的优化方法，其特征在于，所述优化方法还包括：采用至少一组器件模型对所述集成电路的性能要求进行评估，其中，每个晶体管对应一组器件模型；所述一组模型中的各个模型分别对应所述晶体管在不同应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值下的模型；每个晶体管依据在应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中所选用的至少一个参数值，从晶体管相对应的一组模型中选择一个目标模型。12.根据权利要求11所述的优化方法，其特征在于，所述优化方法还包括：依据所述集成电路中每一晶体管所选择的所述目标模型对所述集成电路进行优化，以获得优化的晶体管的栅宽参数值、栅长参数值、叉指数参数值、子电路区域性能参数值和子电路区域功耗参数值；在应力绝缘膜类型参数值、应力密度参数值、源接触区域和漏接触区域掺杂Ge元素参数值的优化环境中进行优化测试，以获得多个优化方案。13.根据权利要求12所述的优化方法，其特征在于，所述优化方法还包括：获得所述多个优化方案；所述多个优化方案中任一优化方案对应晶体管的栅宽参数值、栅长参数值、叉指数参数值、应力绝缘膜类型参数值、应力密度参数值、源极接触区域和漏极接触区域掺杂Ge元素参数值中的至少一个参数值，以及对应参数值下的子电路区域性能参数值和子电路区域功耗参数值；从所述多个优化方案中选取满足优化要求且子电路区域功耗参数值最低的一个优化方案作为目标优化方案。

百度查询： 中国科学院微电子研究所 一种集成电路性能的优化方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD