申请/专利权人：意法半导体国际有限公司

申请日：2018-05-08

公开（公告）日：2023-05-09

公开（公告）号：CN108964665B

主分类号：H03M1/66

分类号：H03M1/66

优先权：["20170519 US 15/600,152"]

专利状态码：有效-授权

法律状态：2023.05.09#授权;2019.01.01#实质审查的生效;2018.12.07#公开

摘要：本文公开了具有无解码器四元切换的电流导引数模转换器，例如公开了一种数模转换器，其包括接收数据信号和数据信号的反相的第一动态锁存器。第一动态锁存器通过时钟信号来定时，并且被配置为根据数据信号和数据信号的反相生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号生成数据信号的模拟表示。

主权项：1.一种数模转换器，包括：第一动态锁存器，耦合至第一节点以接收数据信号并且耦合至第二节点以接收所述数据信号的反相，所述第一动态锁存器通过时钟信号来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第一四元切换控制信号和第二四元切换控制信号；第二动态锁存器，耦合至第一节点以接收所述数据信号并且耦合至第二节点以接收所述数据信号的反相，所述第二动态锁存器通过所述时钟信号的反相来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第三四元切换控制信号和第四四元切换控制信号；以及四元切换位单元，被配置为根据所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号来生成所述数据信号的模拟表示，其中所述四元切换位单元包括分别由所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号控制的第一晶体管、第二晶体管、第三晶体管和第四晶体管；以及其中所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号由所述第一动态锁存器和所述第二动态锁存器生成，使得在所述时钟信号的每个周期期间所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的一个晶体管导通并且其余晶体管关断。

全文数据：具有无解码器四元切换的电流导引数模转换器技术领域[0001]本公开涉及一种高速数模转换器，并且更具体地，涉及利用无解码器四元切换decoderfreequadswitching的电流导引（currentsteering数模转换器。背景技术[0002]高速且高精度的数模转换器DAC是用于许多信号处理和电信系统的重要组成块。DAC是将数字信号转换为模拟信号的设备。由于现代芯片的数字处理功率和速度的不断增加，对具有更高采样速度的DAC的需求增长。例如，3D高清电视HDTV使用具有200MSPS侮秒百万采样的DAC，而电信发射器使用具有超过几GSPS的DAC。除了高采样速度之外，许多这样的应用还在输出模拟信号中要求非常高的线性度和高无寄生动态范围（SFDR。[0003]通常，DAC使用多个开关来将电流导引至一个或多个输出。通过由数字信号处理链生成的数字信号来操作开关。由于开关被数字信号接通或断开，针对开关的数字信号中的抖动会劣化线性度性能并且在模拟输出处增加杂散噪声。使用高速DAC，这种情况尤其严格，因为数字信号处的抖动趋于随着频率增加而引起更显著的影响。[0004]高速DAC中另一重要的因素是开关的数据依赖性切换。数据依赖性切换可部分由“接通”脉冲例如，T脉冲和“断开”脉冲例如，“0”脉冲）的开始转变和结束转变中的不对称而引起。通常，用于接通脉冲和断开脉冲的转变时间是不对称的。由于转变时间的这种差异，包括“接通”脉冲和“断开”脉冲的组合的数据流在取决于提供给DAC的数字信号的DAC的模拟输出中生成噪声。这导致来自电源的切换功率的形成。当与封装寄生如接合或路由电感）交互时，这种切换功率会生成从电源到输出的期望信号的谐波，并且会进一步劣化DAC的SFDR和SNR。[0005]因此，在DAC领域需要解决这些问题的进一步发展。发明内容[0006]本文公开了一种数模转换器，其包括具有重置输入的第一差分锁存器，该重置输入接收数据信号和数据信号的反相，并且当不处于重置状态时具有互补输出。重置状态将具有相同值的两个输出。这种锁存器的一个示例是动态锁存器。然而，存在许多其他锁存器的衍生产品可用于相同功能。为了简化，任何进一步的描述将使用强ARM动态锁存器作为示例。第一动态锁存器通过时钟信号来计时，并且被配置为根据数据信号和数据信号的反相来生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相来定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号来生成数据信号的模拟表示。[0007]四元切换位单元可以包括尾节点以及第一和第二输出节点。第一p沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第二四元切换控制信号偏置的栅极。第二P沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第三四元切换控制信号偏置的栅极。第三P沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第四四元切换控制信号偏置的栅极。第四P沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第一四元切换控制信号偏置的栅极。[0008]当时钟信号被解除断言（deasserted时，第一动态锁存器可以处于重置阶段。当时钟信号被解除断言时，第一和第二四元切换控制信号可以被断言asserted，从而当第一动态锁存器处于重置阶段时，重置第一和第四P沟道晶体管。当时钟信号的反相被解除断言时，第二动态锁存器可以处于重置节点，并且当时钟信号的反相被解除断言时，第三和第四四元切换控制信号可以被断言，从而当第二动态锁存器处于重置阶段时，重置第二和第三P沟道晶体管。[0009]第一动态锁存器可以包括第一P沟道晶体管，其具有耦合至电源节点的源极、耦合至第一节点的漏极以及被时钟信号偏置的栅极。第二P沟道晶体管可具有耦合至电源节点的源极、耦合至第一节点的漏极以及被第二节点偏置的栅极。第三P沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被第一节点偏置的栅极。第四P沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被时钟信号偏置的栅极。第一n沟道晶体管可具有耦合至第一节点的漏极、耦合至第三节点的源极以及被第二节点偏置的栅极。第二n沟道晶体管可具有耦合至第二节点的漏极、耦合至第四节点的源极以及被第一节点偏置的栅极。第三n沟道晶体管可具有耦合至第三节点的源极、耦合至第五节点的源极以及被数据信号偏置的栅极。第四n沟道晶体管可具有耦合至第四节点的漏极、耦合至第五节点的源极以及被数据信号的反相偏置的栅极。第五n沟道晶体管可具有耦合至第五节点的漏极、耦合至地的源极以及被时钟信号偏置的栅极。[0010]第一和第二四元切换控制信号可以分别在第一和第二节点处生成。第三和第四四元切换控制信号可分别在第三和第四节点处生成。[0011]第二动态锁存器可包括第一P沟道晶体管，其具有耦合至电源节点的源极、耦合至第一节点的漏极以及被时钟信号的反相偏置的栅极。第二P沟道晶体管可具有耦合至电源节点的源极、耦合至第一节点的漏极以及被第二节点偏置的栅极。第三P沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被第一节点偏置的栅极。第四P沟道晶体管可具有耦合至电源节点的源极、耦合至第二节点的漏极以及被时钟信号的反相偏置的栅极。第一n沟道晶体管可具有耦合至第一节点的漏极、耦合至第三节点的源极以及被第二节点偏置的栅极。第二n沟道晶体管可具有耦合至第二节点的漏极、耦合至第四节点的源极以及被第一节点偏置的栅极。第三n沟道晶体管可具有耦合至第三节点的漏极、耦合至第五节点的源极以及被数据信号偏置的栅极。第四n沟道晶体管可具有耦合至第四节点的漏极、耦合至第五节点的源极以及被数据信号的反相偏置的栅极。第五n沟道晶体管可具有耦合至第五节点的漏极、耦合至地的源极以及被时钟信号的反相偏置的栅极。[0012]电流源可耦合至尾节点。附图说明[0013]图1是根据本公开的数模转换器的框图。[0014]图2是图1的第一动态锁存器的示意图。[0015]图3是图1的第二动态锁存器的示意图。[0016]图4是操作中的图2的动态锁存器的定时图。[0017]图5是操作中的图1的数模转换器的定时图。具体实施方式[0018]仅通过说明性的方式，附图和以下描述涉及优选实施例。应该注意，根据以下讨论，本文公开的结构和方法的替换实施例将容易理解为在不背离实施例的原理的情况下采用的可行替换方式。[0019]现在将详细参照多个实施例，它们的示例在附图中示出。应注意，只要可行，可在附图中使用相似或类似的参考标号，并且可以指示相似或类似的功能。仅为了说明性的目的，附图示出了实施例。[0020]实施例涉及模数转换器DAC，其利用四元切换方案接通或断开开关，用于将电流导引到差分输出。通过可重置的差分锁存器来生成用于四元切换方案的控制信号。[0021]现在首先将参照图1来给出细节。DAC100包括耦合至尾节点90的电流源102M0S晶体管MP1的源极耦合至尾节点90、漏极耦合至第一输出节点101以及栅极通过从第一动态锁存器104接收的控制信号N1来偏置。PM0S晶体管MP2的源极耦合至尾节点90、漏极耦合至第二输出节点103以及栅极通过从第二动态锁存器106接收的控制信号P2来偏置。PM0S晶体管MP3的源极耦合至尾节点90、漏极耦合至第一输出节点101以及栅极通过来自动态锁存器1〇6的控制信号N2来偏置。PM0S晶体管MP4的源极耦合至尾节点90、漏极耦合至第二输出节点103以及栅极通过来自动态锁存器104的控制信号P1来偏置。负载108耦合至第一输出节点101和第二输出节点103。其中，PM0S晶体管MP1-MP4用于将负载108与电流源102隔离。[0022]此外，参照图2,第一动态锁存器104包括PMOS晶体管MP5,其源极耦合至电源节点Vdd、漏极耦合至节点80以及其栅极通过时钟信号巾来偏置。PMOS晶体管MP6的源极耦合至电源节点Vdd、漏极耦合至节点80以及栅极通过节点81处的电压来偏置。PMOS晶体管MP7的源极耦合至电源节点Vdd、漏极耦合至节点81以及栅极通过节点80处的电压来偏置。PMOS晶体管MP8的源极耦合至电源节点Vdd、漏极耦合至节点81以及栅极通过时钟信号4来偏置。[0023]NM0S晶体管MN1的漏极耦合至节点80、源极耦合至节点82以及栅极被耦合以通过节点81处的电压来偏置。NM0S晶体管MN2的漏极耦合至节点81、源极耦合至节点83以及栅极被耦合以通过节点80处的电压来偏置。NMOS晶体管MN3的漏极耦合至节点82、源极耦合至节点84以及栅极通过数据信号D来偏置。数据信号D表示从数字调制器或OFDM发生器接收的多位数字信号中的单个位其将被转换为模拟信号表示）。与DAC100的设计相同的其他DAC100被用于将数据信号D的其他位转换为模拟表示。[0024]NM0S晶体管MN4的漏极耦合至节点83、源极耦合至节点84以及栅极通过数据信号D的逻辑反相2来偏置。NM0S晶体管MN5的漏极耦合至节点84、源极耦合至地以及栅极通过时钟信号巾来偏置。[0025]PM0S晶体管MP5和MP8操作为预充电晶体管。PM0S晶体管MP6和MP7形成PM0S锁存器，而NM0S晶体管丽1和丽2形成用作于防止静电流的NM〇S锁存器。NM0S晶体管丽3和MN4向动态锁存器104提供时钟数据输入。动态锁存器104在节点80处生成P1信号以及在节点S1处生成N1信号。L〇〇26」此外，参照图3,第二动态锁存器106包括PMOS晶体管MP9,其源极耦合至电源节点Vdd、漏极耦合至节点85以及栅极通过时钟信号的逻辑反相土来偏置。PM0S晶体管MP10的源极耦合至电源节点Vdd、漏极耦合至节点85以及栅极通过节点85处的电压来偏置。PM0S晶体管MP11的源极耦合至电源节点Vdd、漏极耦合至节点85以及栅极通过节点85处的电压来偏置。PM0S晶体管MP12的源极耦合至电源节点Vdd、漏极耦合至节点86以及栅极通过时钟信号的逻辑反相土来偏置。[0027]晶体管MN6的漏极耦合至节点85、源极耦合至节点87以及栅极通过节点86处的电压来偏置。NM0S晶体管MN7的漏极耦合至节点86、源极耦合至节点88以及栅极被耦合以通过节点85处的电压来偏置。NM0S晶体管MN8的漏极耦合至节点87、源极耦合至节点89以及栅极通过数据信号D来偏置。NM0S晶体管丽9的漏极耦合至节点88、源极耦合至节点89以及栅极通过数据信号D的逻辑反相公来偏置。NM〇S晶体管MNl〇的漏极耦合至节点89、源极耦合至地以及栅极通过时钟信号4的逻辑反相土来偏置。[0028]PM0S晶体管MP9和MP12操作为预充电晶体管。PM0S晶体管MP10和MP11形成PM0S锁存器，而NM0S晶体管MN6和丽7形成用于防止静电流的匪0S锁存器。丽0S晶体管丽8和MN9向动态锁存器1〇6提供时钟数据输入。动态锁存器106在节点80处生成P2信号以及在节点81处生成N2信号。[0029]应该理解，图1至图3用于多位数字信号的一位由D表示），并且将具有与将被转换的数字信号中的位相同数量的结构。[0030]动态锁存器104和106可以是强ARM锁存器。强ARM锁存器的细节可以在Razavi的TheStrongARMLatch”（IEEESolid-StateCircuitsMagazine，2015年春季）中找到，其内容结合于此作为参考。[0031]现在将附加地参照图4至图5来给出DAC100的操作细节。动态锁存器104在四个阶段中操作，即重置、采样、再生和输出。当时钟信号i被解除断言时，重置阶段开始。如图4所示，在重置阶段中，PM0S晶体管MP5和MP8导通，使得节点80和81处的电压增加到预充电电压，输出信号P1和N1为高。这使得PM0S晶体管MP6和MP7截止，并且导通匪0S晶体管MN1和丽2，使得节点82和83处的电压增加。当时钟信号d被解除断言时，NM0S晶体管MN5截止。根据数据信号D及其反相及的值，NMOSMN3或MN4将导通并且为节点84充电，因为当时钟信号小被解除断言时NM0S晶体管MN5截止。[0032]当时钟信号巾被断言时，采样阶段开始，并且持续直到PM0S晶体管MP6和MP7中的一个导通为止。当时钟信号巾走高时，NM0S晶体管MN5导通，对节点84放电。根据数据信号D及其反相^的值，NM0S晶体管MN3和MN4中的一个将导通，为节点82或83放电。在进入采样阶段时，NM0S晶体管MN1和MN2将从重置阶段导通，并且取决于NM0S晶体管MN3和MN4中的哪一个导通，为节点80或81放电。这将最终导通PM0S晶体管MP6和MP7中的一个。[0033]当PM0S晶体管MP6和MP7中的一个导通时，再生阶段开始，为节点80或81充电。如图4所示，当节点80或81被充电到Vdd时，输出阶段开始，并且控制信号P1和N1随后稳定并且具有断言输出。[0034]动态锁存器106的操作以与动态锁存器104相同的方式进行，除了代替时钟信号，通过时钟信号巾的反相土来定时的事实。[0035]当反相时钟信号土切换到低时，动态锁存器106的重置阶段开始。在重置阶段，PMOS晶体管MP9和MP12导通，使得节点85和86处的电压增加，输出信号P2和N2为高。这截止PM0S晶体管MP10和MP11并且导通NM0S晶体管MN6和丽7,使得节点87和88处的电压增力卩。当反相时钟信号土被解除断言时，NM0S晶体管丽10截止。根据数据信号D及其反相2的值，NM0S晶体管丽8或丽9将导通并且为节点89充电，因为当时钟信号土被解除断言时NM0S晶体管MN10被截止。—[0036]当时钟信号土被断言时，采样阶段开始，并且持续直到PM0S晶体管MP10和MP11中的一个导通为止。当时钟信号主走高时，NM0S晶体管MN10导通，为节点89放电。根据数据信号D及其反相2的值，NM0S晶体管MN8和MN9中的一个将导通，为节点87或88放电。在进入采样阶段时，NM0S晶体管丽6和丽7将从重置阶段导通，并且将取决于NM〇S晶体管丽8和MN9中的明卜个导通而使节点85或86放电。这最终将导通PM0S晶体管MP10或MP11中的一个。[0037]当PM0S晶体管MP10和MP11中的一个导通时，再生阶段开始。当节点85或86被充电到Vdd时，输出阶段开始，并且控制信号P2和N2随后将稳定以准备被读取。[0038]现在参照图4的定时图，作为示例，在时间T1处，时钟巾为高，并且数据信号D为高。因此，动态锁存器104生成P1为高以及N1为低，并且动态锁存器104生成P2和N2为高。从而，如所解释的，只有晶体管MP1导通，而其他晶体管MP2-MP4截止名时间T2处，时钟巾为低，但数据信号D仍然为高。应该注意，数据信号D的频率与时钟的频率相匹配。然后，动态锁存器104处于其重置阶段，并且生成P1和N1为高，并且动态锁存器1〇6生成P2为高且N2为低，使MP3导通，而晶体管MP1-MP2和MP4截止。接下来，在时间T3处，时钟巾再次为高，并且数据信号D为低。因此，动态锁存器104生成P1为低以及N1为高，而动态锁存器106生成P2和N2为高，使晶体管MP1导通，而晶体管MP2-MP4截止。[0039]因此，从上面第一和第二动态锁存器104和106的操作描述中应该明白，在时钟循环中，控制信号P1、N1、P2、N2控制晶体管MP1、MP2、MP3和MP4，使得四个中的一个导通，而其他三个截止。在后续的时钟循环中，不同的晶体管MP1、MP2、MP3或MP4导通，而在先前循环中被激活的晶体管MP1、MP2、MP3或MP4截止。在下一循环中将被导通的晶体管MP1、MP2、MP3或MP4是两个晶体管MP1、MP2、MP3或MP4中与在先前循环中导通的晶体管MP1、MP2、MP3或MP4相邻的一个。即使在两个相邻的时钟循环期间电流源102应该保持连接至相同的输出节点1〇1或103，但被激活的晶体管MP1、MP2、MP3或MP4在两个时钟循环之间偏移。[0040]DAC100的逻辑可以如此总结。当P1=P2=1以及N1或N2=0时，电流In将等于电流I。当N1=N2=1且P1或P2=0时，电流IP将等于电流I。其他操作状态不会发生。[0041]可以在SungkyungPark等人的“ADigital-to-AnalogConverterBasedonDifferential-QuadSwitching”（IEEEJournalofSolid-StateCircuits，卷38,第10号，2002年十月）中找到这种四元切换方案的进一步细节，其内容结合于此作为参考。[0042]通过与代替解码器的动态锁存器104和106的使用相联系地使用四元切换以及动态锁存器104和1〇6的重置阶段与晶体管MP1-MP4的重置重叠的事实，减少或去除了数据依赖性噪声。此外，DAC100的设计的完整对称性帮助确保仅在电源上出现时钟频率依赖性波纹。这是尤其有利的，因为DAC100的切换性能对于DAC100自身的性能的线性度是至关重要的。数据信号中的缺陷诸如抖动、幅度噪声和较差的脉宽控制会劣化DAC性能。通过给予数据信号干净的时钟特性并且通过最少数量的涉及电路尽可能物理地接近切换电路，从而显著减少这些缺陷。LUtMd」在阅读本公升的基础上，本领域技木人员将通过实施例的公开原理领会到又一些附加的替换结构和功能设计。因此，虽然示出和描述了具体实施例和应用，但应理解，实施例不限于本文公开的精确结构和部件，并且在不背离所附权利要求中限定的精神和范围的情况下，本领域技术人员可以在本文公开的布置、操作以及方法和装置的细节中进行各种修改、更改和变化。

权利要求：1.一种数模转换器，包括：第一动态锁存器，接收数据信号和所述数据信号的反相，所述第一动态锁存器通过时钟信号来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第一四元切换控制信号和第二四元切换控制信号；第二动态锁存器，接收所述数据信号和所述数据信号的反相，所述第二动态锁存器通过所述时钟信号的反相来定时，并且被配置为根据所述数据信号和所述数据信号的反相来生成第三四元切换控制信号和第四四元切换控制信号；以及四元切换位单元，被配置为根据所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号来生成所述数据信号的模拟表不。2.根据权利要求1所述的数模转换器，其中所述四元切换位单元包括：尾节点；第一输出节点和第二输出节点；第一P沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第一输出节点的漏极、以及通过所述第二四元切换控制信号偏置的栅极；第二P沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第二输出节点的漏极、以及通过所述第三四元切换控制信号偏置的栅极；第三p沟道晶体管，具有稱合至所述尾节点的源极、親合至所述第一输出节点的漏极、以及通过所述第四四元切换控制信号偏置的栅极;以及第四P沟道晶体管，具有耦合至所述尾节点的源极、耦合至所述第二输出节点的漏极、以及通过所述第一四元切换控制信号偏置的栅极。3.根据权利要求2所述的数模转换器，其中当所述时钟信号被解除断言时，所述第一动态锁存器处于重置阶段；以及其中当所述时钟信号被解除断言时，所述第一四元切换控制信号和所述第二四元切换控制信号被断言，从而当所述第一动态锁存器处于所述重置阶段时，重置所述第一P沟道晶体管和所述第四P沟道晶体管。4.根据权利要求2所述的数模转换器，其中当所述时钟信号的反相被解除断言时，所述第二动态锁存器处于重置阶段；以及其中当所述时钟信号的反相被解除断言时，所述第三四元切换控制信号和所述第四四兀切换控制彳目号被断巨，从而当所述第二动态锁存器处于所述重置阶段时，重置所述第二P沟道晶体管和所述第三P沟道晶体管。5.根据权利要求1所述的数模转换器，其中所述第一动态锁存器包括：第一P沟道晶体管，具有耦合至电源节点的源极、耦合至第一节点的漏极、以及通过所述时钟信号偏置的栅极；第二P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第一节点的漏极、以及通过第二节点偏置的栅极；第三P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述第一节点偏置的栅极；第四P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述时钟信号偏置的栅极；第一n沟道晶体管，具有耦合至所述第一节点的漏极、耦合至第三节点的源极、以及通过所述第二节点偏置的栅极；第二n沟道晶体管，具有耦合至所述第二节点的漏极、耦合至第四节点的源极、以及通过所述第一节点偏置的栅极；第三n沟道晶体管，具有耦合至所述第三节点的漏极、耦合至第五节点的源极、以及通过所述数据信号偏置的栅极；第四n沟道晶体管，具有耦合至所述第四节点的漏极、耦合至所述第五节点的源极、以及通过所述数据信号的反相偏置的栅极；第五n沟道晶体管，具有耦合至所述第五节点的漏极、耦合至地的源极、以及通过所述时钟信号偏置的栅极。6.根据权利要求5所述的数模转换器，其中所述第一四元切换控制信号和所述第二四兀切换控制信号分别在所述第一节点和所述第二节点处生成。7.根据权利要求5所述的数模转换器，其中所述第三四元切换控制信号和所述第四四元切换控制信号分别在所述第三节点和所述第四节点处生成。8.根据权利要求1所述的数模转换器，其中所述第二动态锁存器包括：第一P沟道晶体管，具有耦合至电源节点的源极、耦合至第一节点的漏极、以及通过所述时钟信号的反相偏置的栅极；第二P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第一节点的漏极、以及通过第二节点偏置的栅极；第三P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述第一节点偏置的栅极；第四P沟道晶体管，具有耦合至所述电源节点的源极、耦合至所述第二节点的漏极、以及通过所述时钟信号的反相偏置的栅极；第一n沟道晶体管，具有耦合至所述第一节点的漏极、耦合至第三节点的源极、以及通过所述第二节点偏置的栅极；第二n沟道晶体管，具有耦合至所述第二节点的漏极、耦合至第四节点的源极、以及通过所述第一节点偏置的栅极；第三n沟道晶体管，具有耦合至所述第三节点的漏极、耦合至第五节点的源极、以及通过所述数据信号偏置的栅极；第四n沟道晶体管，具有耦合至所述第四节点的漏极、耦合至所述第五节点的源极、以及通过所述数据信号的反相偏置的栅极；第五n沟道晶体管，具有耦合至所述第五节点的漏极、耦合至地的源极、以及通过所述时钟信号的反相偏置的栅极。9.根据权利要求2所述的数模转换器，还包括耦合至所述尾节点的电流源。10.—种数模转换器，包括：第一可重置差分锁存器，被配置为根据数据信号和所述数据信号的反相来生成第一四元切换控制信号和第二四元切换控制信号；第二可重置差分锁存器，被配置为根据所述数据信号和所述数据信号的反相来生成第三四元切换控制信号和第四四元切换控制信号；_四元切换转换器，被所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号控制，并且被配置为生成所述数据信号的模拟表示。11.根据权利要求10所述的数模转换器，其中所述第一可重置差分锁存器包括第一动态锁存器。12.根据权利要求10所述的数模转换器，其中所述第二可重置差分锁存器包括第二动态锁存器。13.根据权利要求10所述的数模转换器，其中所述四元切换转换器包括：第一对晶体管，被配置为在第一输出节点和第二输出节点上生成所述数据信号的所述模拟表示；其中所述第一对晶体管被配置为在所述第一可重置差分锁存器被重置时重置。14.根据权利要求13所述的数模转换器，其中所述四元切换转换器还包括：第二对晶体管，被配置为在所述第一输出节点和所述第二输出节点上生成所述数据信号的所述模拟表示；其中所述第二对晶体管被配置为在所述第二可重置差分锁存器被重置时重置。15.根据权利要求10所述的数模转换器，其中所述数模转换器不包括生成所述第一四元切换控制信号、所述第二四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号的解码器。16.—种方法，包括：_使用第一可重置差分锁存器，根据数据信号来生成第一四元切换控制信号和第二四元切换控制信号；_使用第二可重置差分锁存器，根据所述数据信号来生成第三四元切换控制信号和第四四元切换控制信号；_通过以下处理，根据所述第—四元切换控制信号、所述第^四元切换控制信号、所述第三四元切换控制信号和所述第四四元切换控制信号，使用四元切换数模架构生成所述数据信号的模拟表示：与重置所述第一可重置差分锁存器同时地重置所述四元切换数模架构的第一对晶体管，与重置所述第二可重置差分锁存器同时地重置所述四元切换数模架构的第二对晶体管，在所述第一对晶体管和所述第一可重置差分锁存器被重置的同时，通过根据所述第三四元切换控制信号和所述第四四元切换控制信号切换所述第二对晶体管，来生成所述数据信号的所述模拟表示，并且城—在所述第二对晶体管和所述第二可重置差分锁存器被重置的同时，通过根据所述笫四元切换控制信号和所述第二四元切换控制信号切换所述第一对晶体管，来生成所述数据信号的所述模拟表不。

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