申请/专利权人：浙江中控技术股份有限公司

申请日：2021-10-12

公开（公告）日：2023-11-28

公开（公告）号：CN114019843B

主分类号：G05B19/042

分类号：G05B19/042

优先权：

专利状态码：有效-授权

法律状态：2023.11.28#授权;2022.02.25#实质审查的生效;2022.02.08#公开

摘要：本发明涉及一种基于FPGA实现HART通信的用户空间IO框架，包括：ADC采样模块，用于采集与用户空间IO框架连接的外部设备的设备数据；FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和或，还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间IO框架连接的外部设备；MCU模块，用于接收满足有效标准的第一解调数据和或通过FPGA模块向与用户空间IO框架连接的外部设备发送控制数据。

主权项：1.一种基于FPGA实现HART通信的用户空间IO框架，其特征在于，包括：ADC采样模块，用于采集与用户空间IO框架连接的外部设备的设备数据；FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和或，还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间IO框架连接的外部设备；所述FPGA模块针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块，具体包括：所述FPGA模块中的SPWM解调调制模块，针对所述设备数据进行解调，获取第一解调数据；HART驱动模块，针对所述第一解调数据进行封包获取第一数据包，并识别所述第一数据包中的包头数据判断所否满足有效标准；若判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志；所述第一数据包包括：包头数据、包体数据、包尾数据；HART链路模块，按照预先设定的状态策略设定自身状态；所述HART驱动模块包括暂存BUF，所述暂存BUF与所述接收BUF连接；相应的，所述判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志，具体包括：所述判断结果为满足有效标准，则将所述包头数据和包体数据存入暂存BUF中，并判断所述包尾数据是否满足预先设定的校验标准；若满足，则将所述包尾数据也存入所述暂存BUF中，进一步将暂存BUF中的第一数据包存入接收BUF中，同时在状态REG中存入接收完成的标志；若不满足，则将暂存BUF中的所有数据丢弃；MCU模块，用于接收满足有效标准的第一解调数据和或通过FPGA模块向与用户空间IO框架连接的外部设备发送控制数据。

全文数据：

权利要求：

百度查询： 浙江中控技术股份有限公司 一种基于FPGA实现HART通信的用户空间I/O框架

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