申请/专利权人：上海思尔芯技术股份有限公司

申请日：2023-09-26

公开（公告）日：2023-12-12

公开（公告）号：CN117217136A

主分类号：G06F30/327

分类号：G06F30/327;G06F30/34

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.12.29#实质审查的生效;2023.12.12#公开

摘要：本发明公开了一种基于RTL设计的FPGA资源消耗估计方法，包括：解析原始RTL设计并进行细化编译得到RTL设计文件；对RTL设计文件进行层次化遍历得到标准单元网络结构集合；通过遍历标准单元网络结构集合，识别出标准单元网络结构集合包含的至少一个目标表达式逻辑；针对每个目标表达式逻辑，根据其输入类型选用对应的资源估计模型估计其资源消耗量；统计所有目标表达式逻辑的资源消耗量，得到FPGA资源消耗估计结果。本发明在提供准确的资源消耗估算结果的同时能够减少耗时，提高了在设计划分阶段对RTL设计资源消耗估算的效率和准确性。

主权项：1.一种基于RTL设计的FPGA资源消耗估计方法，其特征在于，包括：解析FPGA的原始RTL设计并进行细化编译，得到符合VerilogHDL设计规范的RTL设计文件；对所述RTL设计文件进行层次化遍历，得到标准单元网络结构集合；通过遍历所述标准单元网络结构集合，识别出所述标准单元网络结构集合包含的至少一个目标表达式逻辑；所述至少一个目标表达式逻辑为进行FPGARTL设计所可能用到的15种表达式逻辑中的一种或多种；针对每个目标表达式逻辑，根据其输入类型选用对应的资源估计模型估计其资源消耗量；所有资源估计模型均用于根据目标表达式逻辑的输入位宽直接得到目标表达式逻辑的资源消耗量；统计所有目标表达式逻辑的资源消耗量，得到FPGA资源消耗估计结果。

全文数据：

权利要求：

百度查询： 上海思尔芯技术股份有限公司 一种基于RTL设计的FPGA资源消耗估计方法

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