申请/专利权人：广东工业大学;佛山芯珠微电子有限公司

申请日：2023-12-22

公开（公告）日：2024-03-08

公开（公告）号：CN117667832A

主分类号：G06F15/78

分类号：G06F15/78

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.03.26#实质审查的生效;2024.03.08#公开

摘要：本发明公开了一种AESSM48bit轻量级可重构电路结构，包括状态寄存器、密钥寄存器、两个基于复合域的可重构S盒以及控制模块；所述控制模块用于记录轮数和周期数；电路结构还包括7个选择器和5个异或门电路。本发明对SM4中线性函数进行了优化设计，减少了48bit的寄存器使用以及120位异或资源的使用；采用双S盒架构，基于正则基的复合域方式实现S盒，并对两算法的S盒进行可重构设计；通过对两算法的相似部分分析，实现可重构设计，通过DC逻辑综合结果表明，与单独实现的AES和SM4电路对比，本发明的电路面积和功耗都有了明显的优化。

主权项：1.一种AESSM48bit轻量级可重构电路结构，其特征在于，包括状态寄存器、密钥寄存器、两个基于复合域的可重构S盒以及控制模块；所述控制模块用于记录轮数和周期数；电路结构还包括7个选择器MUX_1至MUX_7和5个异或门电路XOR_1至XOR_5，其中：选择器MUX_1用于确定第一S盒的输入，异或门XOR_1的输出和异或门XOR_3的输出共同作为输入；选择器MUX_2用于确定状态寄存器的输入，第一S盒的输出和8bit明文共同作为输入；选择器MUX_3用于确定密钥寄存器的输入，异或门XOR_2输出、8bit密钥和选择器MUX_4的输出共同作为输入；选择器MUX_4作为选择器MUX_3的输入项，异或门XOR_4的输出和第二S盒的输出共同作为输入；选择器MUX_5用于确定异或门XOR_4的输入，密钥寄存器的中间值输出信号KeyOut_mid和异或门XOR_5的输出共同作为输入；选择器MUX_6用于确定异或门XOR_3的输入，密钥寄存器的子密钥输出信号KeyOut和异或门XOR_4的输出共同作为输入；选择器MUX_7用于确定SM4或者AES的密文输出，异或门XOR_3的输出和状态寄存器的输出信号StateOut共同作为输入；异或门XOR_1用于完成AES模式下明文与密钥的异或，8bit明文和8bit密钥共同作为输入；异或门XOR_2用于完成8bit密钥与系统参数FK异或，8bit密钥和系统参数FK共同作为输入；异或门XOR_3用于完成AES密文的计算，状态寄存器的输出StateOut和选择器MUX_6的输出共同作为输入；异或门XOR_4用于完成AES子密钥的计算，选择器MUX_5的输出和密钥寄存器的输出KeyOut共同作为输入；异或门XOR_5用于完成第二S盒的输出与轮常量Rcon的异或运算，轮常量Rcon和第二S盒的输出共同作为输入；第一S盒、第二S盒：用于对输入执行非线性变换；状态寄存器用于保存初始明文，以及加密轮函数中间值；状态寄存器的输入为选择器MUX_2的输出，输出作为异或门XOR_3的输入；同时状态寄存器还用于输出系统参数FK；密钥寄存器用于保存初始密钥，以及密钥扩展计算的中间值；密钥寄存器的输入为选择器MUX_3的输出，输出作为第二S盒的输入、选择器MUX_5的输入、选择器MUX_6输入以及异或门XOR_4的输入。

全文数据：

权利要求：

百度查询： 广东工业大学;佛山芯珠微电子有限公司 一种AES&SM4 8bit轻量级可重构电路结构

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