申请/专利权人：西安智多晶微电子有限公司

申请日：2023-11-20

公开（公告）日：2024-03-19

公开（公告）号：CN117254894B

主分类号：H04L7/033

分类号：H04L7/033;G06F13/42

优先权：

专利状态码：有效-授权

法律状态：2024.03.19#授权;2024.01.05#实质审查的生效;2023.12.19#公开

摘要：本发明公开了自动校正高速串行信号采样相位的方法、装置及电子设备；该方法包括：对高速串行信号的随路时钟进行持续采样，同时遍历采样时钟的PLL相位，得到各个PLL相位所分别对应的一组时钟字；通过统计每组所述时钟字的误码率，确定误码率最低的至少一组时钟字对应的目标PLL相位；根据所述目标PLL相位执行PLL相位调整，以利用相位调整后的采样时钟对高速串行信号进行采样。本发明利用FPGA器件中的常规通用资源让使用随路时钟的高速串行信号的接收应用变得简单和可靠。

主权项：1.一种自动校正高速串行信号采样相位的方法，其特征在于，应用于FPGA，所述方法包括：对高速串行信号的随路时钟进行持续采样，同时遍历采样时钟的PLL相位，得到各个PLL相位所分别对应的一组时钟字；通过统计每组所述时钟字的误码率，确定误码率最低的至少一组时钟字对应的目标PLL相位；根据所述目标PLL相位执行PLL相位调整，以利用相位调整后的采样时钟对高速串行信号进行采样；当所述高速串行信号的数据字周期等于所述随路时钟的时钟周期时，所述方法还包括：在根据所述目标PLL相位执行PLL相位调整之后，以及在对采样数据进行切分输出之前，调整FPGA的解串电路的切分窗口，以使所述解串电路所解串的时钟字符合标准时钟字，所述标准时钟字是所述高速串行信号对应的接口协议定义的时钟字。

全文数据：

权利要求：

百度查询： 西安智多晶微电子有限公司 自动校正高速串行信号采样相位的方法、装置及电子设备

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