申请/专利权人：广东省大湾区集成电路与系统应用研究院;锐立平芯微电子(广州)有限责任公司

申请日：2020-12-31

公开（公告）日：2024-03-19

公开（公告）号：CN112687301B

主分类号：G11C5/06

分类号：G11C5/06

优先权：

专利状态码：有效-授权

法律状态：2024.03.19#授权;2022.09.30#专利申请权的转移;2021.05.07#实质审查的生效;2021.04.20#公开

摘要：本发明涉及一种存储单元及存储器，包括比特单元、全耗尽绝缘体上硅及背压引线；比特单元包括：第一晶体管，第二晶体管，第一反相器，第二反相器，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上，背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，背压引线包括与第一晶体管对应的第一背压引线和或与第二晶体管对应的第二背压引线，第一背压引线用于向第一晶体管施加第一预设背压，第二背压引线用于向第二晶体管施加第二预设背压。上述存储单元和存储器将比特单元充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，从而对比特单元进行优化和改良，以实现不同的目的。

主权项：1.一种存储单元，其特征在于，包括比特单元、全耗尽绝缘体上硅及背压引线；所述比特单元包括：第一晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第一晶体管的第一电连接端与所述比特单元的字线连接，所述第一晶体管的第二电连接端与所述比特单元的反位线连接；第二晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第二晶体管的第一电连接端与所述比特单元的字线连接，所述第二晶体管的第二电连接端与所述比特单元的位线连接；第一反相器，具有输入端和输出端；所述第一反相器的输入端与所述第一晶体管的第三电连接端连接；第二反相器，具有输入端和输出端；所述第二反相器的输入端与所述第二晶体管的第三电连接端连接且与所述第一反相器的输出端连接；所述第二反相器的输出端与所述第一反相器的输入端连接；其中，所述第一晶体管和所述第二晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线从所述全耗尽绝缘体上硅的内部引出并延伸至所述全耗尽绝缘体上硅的外部，所述背压引线包括与所述第一晶体管对应的第一背压引线和或与所述第二晶体管对应的第二背压引线，所述第一背压引线用于向所述第一晶体管施加第一预设背压，所述第二背压引线用于向所述第二晶体管施加第二预设背压；所述全耗尽绝缘体上硅包括依次层叠设置的：底层硅层；中间绝缘层；以及顶层硅层；其中，所述背压引线从所述底层硅层延伸至所述顶层硅层的外表面。

全文数据：

权利要求：

百度查询： 广东省大湾区集成电路与系统应用研究院;锐立平芯微电子(广州)有限责任公司 存储单元及存储器

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