申请/专利权人：成都蜀郡微电子有限公司

申请日：2023-12-22

公开（公告）日：2024-03-22

公开（公告）号：CN117749189A

主分类号：H03M1/46

分类号：H03M1/46

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.09#实质审查的生效;2024.03.22#公开

摘要：一种基于迟滞比较器的2bitSARADC，涉及集成电路技术领域，包括采样保持和DAC模块、比较器、迟滞比较器模块、逐次逼近逻辑模块；迟滞比较器模块结构为：运算放大器的正输入端通过第零电阻接地、输出端通过可选择的反馈电阻支路接正输入端、输出端输出第二电压；采样保持和DAC模块用于对输入模拟信号进行采样、在逐次逼近逻辑模块的控制下输出第一电压，将第一电压输出到比较器正输入端和运算放大器负输入端；比较器负输入端接地、输出端信号的反信号接运算放大器负输入端；逐次逼近逻辑模块控制迟滞比较器模块选择所需反馈电阻支路，最终输出量化编码后的数字码。本发明每次比较可以获得2位数字码，提高了SARADC的速度。

主权项：1.一种基于迟滞比较器的2bitSARADC，其特征在于：包括采样保持和DAC模块、比较器、迟滞比较器模块、逐次逼近逻辑模块；所述迟滞比较器模块具体结构为：运算放大器OP的正输入端通过第零电阻R0接地，运算放大器OP的输出端通过预定数量的可选择的反馈电阻Ri支路连接其正输入端，运算放大器OP的输出端输出第二电压Uo；所述采样保持和DAC模块用于对输入模拟信号进行采样、在逐次逼近逻辑模块的控制下输出第一电压Ui，并将第一电压Ui输出到比较器正输入端和迟滞比较器模块中运算放大器OP负输入端；所述比较器负输入端接地，比较器输出端信号的反信号作为迟滞比较器初始化信号接到迟滞比较器模块中运算放大器OP负输入端；所述逐次逼近逻辑模块用于根据控制信号和时序控制所述采样保持和DAC模块输出第一电压Ui、根据量化循环次数控制所述迟滞比较器模块选择所需反馈电阻Ri支路，并最终输出量化编码后的数字码。

全文数据：

权利要求：

百度查询： 成都蜀郡微电子有限公司 一种基于迟滞比较器的2bit SAR ADC

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