申请/专利权人：辉芒微电子(深圳)股份有限公司

申请日：2023-11-09

公开（公告）日：2024-03-22

公开（公告）号：CN117215983B

主分类号：G06F13/40

分类号：G06F13/40;G06F13/42

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2023.12.29#实质审查的生效;2023.12.12#公开

摘要：本发明公开了一种I2C接口规避错误起始条件和停止条件的电路结构及方法，属于I2C总线技术领域，所述电路结构包括D触发器、时钟线高电平延迟单元、数据线延迟单元。通过分别延迟I2C总线的时钟线和数据线，增加了起始条件和停止条件的建立时间和保持时间检测窗口，确保了起始条件和停止条件正常产生，避免了外部因素导致的检测到错误的起始条件和停止条件的情况。因为加入了延迟单元，减少了由毛刺而产生的检测错误。对于I2C时钟线和数据线错位的情况，也能通过调节延迟单元的延迟时间来避免检测错误。本发明所述方法，结构简单，易于集成，所用资源较少，且检测准确性高，容错性强，非常适用于各种集成了I2C总线协议的电子产品控制器。

主权项：1.一种I2C接口规避错误起始条件的电路结构，其特征在于，包括：第一D触发器、第一SCL高电平延迟单元、第一SDA延迟单元，其中：所述第一SCL高电平延迟单元的输入端与I2C时钟总线SCL连接，输出端经过一个反相器后连接所述第一D触发器的复位端，用于对I2C时钟总线SCL上的时钟信号上升沿进行延迟，I2C时钟总线SCL上的时钟信号的下降沿经过所述第一SCL高电平延迟单元后不产生延迟；所述第一SDA延迟单元的输入端与I2C数据总线SDA连接，输出端经过一个反相器后连接所述第一D触发器的时钟端，用于对I2C数据总线SDA上的数据信号进行延迟；所述第一D触发器的数据输入端接高电平，输出端输出起始条件检测信号，用于根据延迟后的SCL信号和SDA信号输出起始条件检测结果；所述第一SDA延迟单元的延迟时间设置为预计的起始条件保持时间；所述第一SCL高电平延迟单元的延迟时间设置为预计的起始条件保持时间和预计的起始条件建立时间之和。

全文数据：

权利要求：

百度查询： 辉芒微电子(深圳)股份有限公司 I2C接口规避错误起始和停止条件的电路结构及方法

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