申请/专利权人：南京邮电大学;南京邮电大学南通研究院有限公司

申请日：2021-12-01

公开（公告）日：2024-03-22

公开（公告）号：CN114124100B

主分类号：H03M3/00

分类号：H03M3/00

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2022.03.18#实质审查的生效;2022.03.01#公开

摘要：本发明提供了一种具有背景失配校准的噪声整形SARADC，属于集成电路技术领域。本发明所采用的SARADC架构类似于通用SARADC，结构包括采样和保持SH模块、二进制加权电容式DACCDAC、SAR逻辑块、比较器和数字加法器；所呈现的拓扑与通用SARADC的不同之处在于，它嵌入了两个附加模块：噪声整形和DAC校准模块。偶尔激活的校准模块能够通过使用一组子DAC的机制执行DAC失配校准；在典型的SAR转换中通常被丢弃的残差信息Vresidue则被NS块重新使用，从而可以改变带内比较器噪声和量化噪声。本发明将NS‑SAR与新的背景校准相结合，同时结合了ΣΔ和SAR架构的优点，实现了高精度低功耗架构，并且克服了比较器噪声和DAC失配误差对电路的限制。

主权项：1.一种具有背景失配校准的噪声整形SARADC，其特征在于，所述SARADC包括采样和保持模块、二进制加权电容式DAC、比较器、SAR逻辑、数字加法器、噪声整形模块、DAC校准模块；所述SARADC的整体时钟输入信号为φclk，输入信号为差分信号，差分信号输入采样和保持模块；采样和保持模块的输入信号为差分信号与时钟信号φSH，输出信号作为输入信号进入比较器模块进行比较；比较器的输入信号部分来自采样和保持模块，部分来自时钟信号φcmp，输出信号作为SAR逻辑电路的输入信号；SAR逻辑电路的输出信号分别输入数字加法器、二进制加权电容式DAC与DAC校准模块；数字加法器的输出结果为SARADC的输出信号，二进制加权电容式DAC的输出信号再次连接至比较器的输入端；噪声整形模块的结构为增益单元和无源FIR滤波器，增益单元的输入信号为残差信息Vresidue，连接至比较器的输入端，增益单元的输出信号连接至无源FIR滤波器，无源FIR滤波器的输入信号还包括时钟信号φgain、φD2和φRST，无源FIR滤波器的输出信号为噪声整形模块的输出信号，其连接至由时钟信号φEF控制的开关，开关输出端连接至采样和保持模块的输出端；DAC校准模块的结构包括校准逻辑模块和子DAC模块，来自SAR逻辑的输入信号输入校准逻辑模块，校准逻辑模块的输出信号输入子DAC模块，子DAC模块的输出信号输入二进制加权电容式DAC。

全文数据：

权利要求：

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