申请/专利权人：西安智多晶微电子有限公司

申请日：2023-12-14

公开（公告）日：2024-03-26

公开（公告）号：CN117408219B

主分类号：G06F30/392

分类号：G06F30/392;G06F30/3953;G06F30/398;G06F111/04;G06F115/12

优先权：

专利状态码：有效-授权

法律状态：2024.03.26#授权;2024.02.02#实质审查的生效;2024.01.16#公开

摘要：本发明公开了一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备，该方法包括：确定控制芯片中的裸芯片的目标PAD与控制芯片的电路封装基板上的第一焊接凸点间的第一走线的总长度；确定第一走线上的第一总传输延时；确定第一焊接凸点与端接电阻一端之间的第二走线上的第二总传输延时与第一总传输延时之间的大小关系；根据控制芯片内部走线上的第一信号传输速率与PCB板内部走线上的第二信号传输速率的大小关系、第二与第一总传输延时的大小关系、第一与第二信号传输速率的大小关系，得到第二走线与第一走线的总长度间的初始大小关系；根据集总参数法和初始大小关系确定第二走线的总长度的约束条件，并确定第二走线的引出位置的最优约束条件。

主权项：1.一种DDR信号Rtt端接PCB板级布局布线约束方法，其特征在于，所述方法包括：确定控制芯片中的裸芯片的目标PAD与所述控制芯片的电路封装基板上的第一焊接凸点之间的第一走线的总长度；所述控制芯片位于PCB板上；根据所述第一走线的总长度，确定所述第一走线上的第一总传输延时；根据端接电阻在DDR信号的传输链路的最末端吸收反射信号的特性，确定所述第一焊接凸点与所述端接电阻未跟端接电压源连接的一端之间的第二走线上的第二总传输延时与所述第一总传输延时之间的大小关系；所述第一焊接凸点是所述电路封装基板上唯一与所述端接电阻连接的点；所述第二总传输延时与所述第一总传输延时之间的大小关系为：所述第二总传输延时大于或等于所述第一总传输延时；确定所述控制芯片内部走线上的信号传输速率，得到第一信号传输速率，确定所述PCB板内部走线上的信号传输速率，得到第二信号传输速率；根据所述第二总传输延时大于或等于所述第一总传输延时、所述第一信号传输速率等于所述第二信号传输速率、所述第一走线的总长度等于所述第一信号传输速率与所述第一总传输延时之间的乘积，以及所述第二走线的总长度等于所述第二信号传输速率与所述第二总传输延时之间的乘积，得到所述第二走线的总长度与所述第一走线的总长度之间的初始大小关系为：所述第二走线的总长度大于或等于所述第一走线的总长度；根据DDR信号的预设数据频率上限，以及光速，确定波长；采用集总参数法，根据所述波长、所述初始大小关系，以及走线长度与信号衰减程度之间的关系，确定所述第二走线的总长度的约束条件，以及确定所述第二走线的引出位置的最优约束条件；其中，所述第二走线的总长度的约束条件包括： 其中，Lpkg表示所述第一走线的总长度，Ltt表示所述第二走线的总长度，C表示所述光速，Fbit表示所述预设数据频率上限，λ表示所述波长；所述第二走线的引出位置的最优约束条件包括：所述第二走线未与所述端接电阻连接的一端从所述第一焊接凸点引出。

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