申请/专利权人：中电科思仪科技股份有限公司

申请日：2020-08-04

公开（公告）日：2024-03-29

公开（公告）号：CN112084731B

主分类号：G06F30/33

分类号：G06F30/33

优先权：

专利状态码：有效-授权

法律状态：2024.03.29#授权;2024.03.19#著录事项变更;2021.01.01#实质审查的生效;2020.12.15#公开

摘要：本发明公开了一种提高峰值功率测量触发动态范围的FPGA数字电路及方法，属于峰值功率测量领域。本发明包括上升沿触发模块、下降沿触发模块和沿选择模块，通过上升沿触发模块和下降沿触发模块获取触发沿信号和非触发沿信号，通过沿选择模块将最终的触发沿信号对外输出，以一种基于使能的两电平使能电平ADC的值和触发电平ADC的值触发沿检测方法，将内触发最小可识别功率电平由原来的‑15dBm优化到‑20dBm，内触发电平动态范围提升了5dB，测量小信号时功率波形显示更稳定，稳定的波形显示也进一步提高了波形叠加后的峰值功率测量准确度。

主权项：1.一种提高峰值功率测量触发动态范围的FPGA数字电路，其特征在于：包括：上升沿触发模块，用于完成上升沿触发信号的获取；下降沿触发模块，用于完成下降沿触发信号的获取；沿选择模块，用于接收上升沿触发信号和下降沿触发信号，实现触发信号的选择功能；所述上升沿触发模块包括：带复位功能的第一比较器和第二比较器；所述第一比较器的输入信号包括：复位信号、上位机设置的上升沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第一比较器的输出信号为复位信号，与第二比较器的输入端相连；所述第二比较器的输入信号包括：复位信号、上位机设置的上升沿触发ADC的值及采集得到的信号ADC的值；所述第二比较器的输出信号为最终产生的上升沿触发信号，同时也作为复位信号，反馈到第一比较器的输入端；所述上升沿触发模块内部的时序变化均在系统时钟信号的控制下；所述下降沿触发模块包括：带复位功能的第三比较器和第四比较器；所述第三比较器的输入信号包括：复位信号、上位机设置的下降沿触发使能ADC的值、采集得到的信号ADC的值及系统时钟信号；所述第三比较器的输出信号为复位信号，与第四比较器的输入端相连；所述第四比较器的输入信号包括：复位信号、上位机设置的下降沿触发ADC的值及采集得到的信号ADC的值；所述第四比较器的输出信号为最终产生的下降沿触发信号，同时也作为复位信号，反馈到第三比较器的输入端；所述下降沿触发模块内部的时序变化均在系统时钟信号的控制下；在上升沿触发模块中，当第一比较器的复位信号为1时，第一比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发使能ADC的值；当第二比较器的复位信号为1时，第二比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的上升沿触发ADC的值；在下降沿触发模块中，当第三比较器的复位信号为1时，第三比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发使能ADC的值；当第四比较器的复位信号为1时，第四比较器复位其输出，当复位信号为0时，比较采集得到的信号ADC的值和上位机设置的下降沿触发ADC的值。

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权利要求：

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