申请/专利权人：北京国科天迅科技股份有限公司

申请日：2023-11-17

公开（公告）日：2024-04-02

公开（公告）号：CN117811539A

主分类号：H03K3/012

分类号：H03K3/012;H03K3/12;H03K19/21

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.19#实质审查的生效;2024.04.02#公开

摘要：本发明提供一种FPGA时钟无毛刺切换电路，涉及FPGA技术领域，该电路包括：第一时钟电路，第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；第二时钟电路，第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；以及BUFGCTRL单元。通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free‑glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。

主权项：1.一种FPGA时钟无毛刺切换电路，其特征在于，包括：第一时钟电路，所述第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；第二时钟电路，所述第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；以及BUFGCTRL单元；其中，时钟选择信号输入所述第一与门的第一输入端，所述第二D触发器的反相输出端连接所述第一与门的第二输入端，所述第一与门的输出信号输入所述第一CDC处理电路，所述第一CDC处理电路的输出信号输入所述第一D触发器的数据输入端，所述第一D触发器的输出端连接所述BUFGCTRL单元的第一使能端，第一时钟信号输入所述第一CDC处理电路、所述第一D触发器的时钟输入端、以及所述BUFGCTRL单元的第一输入端；所述第一D触发器的反相输出端连接所述第二与门的第一输入端，所述时钟选择信号经所述反相器反相后输入所述第二与门的第二输入端，所述第二与门的输出信号输入所述第二CDC处理电路，所述第二CDC处理电路的输出信号输入所述第二D触发器的数据输入端，所述第二D触发器的输出端连接所述BUFGCTRL单元的第二使能端，第二时钟信号输入所述第二CDC处理电路、所述第二D触发器的时钟输入端、以及所述BUFGCTRL单元的第二输入端；所述BUFGCTRL单元的输出为门控时钟信号。

全文数据：

权利要求：

百度查询： 北京国科天迅科技股份有限公司 FPGA时钟无毛刺切换电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD