申请/专利权人：金华高等研究院(金华理工学院筹建工作领导小组办公室)

申请日：2023-05-18

公开（公告）日：2024-04-09

公开（公告）号：CN116614135B

主分类号：H03M1/38

分类号：H03M1/38;H03M1/08

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2023.09.05#实质审查的生效;2023.08.18#公开

摘要：本发明提出适用于同步时序SARADC的动态比较器及控制方法，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接。本发明提出了一种三级动态比较器，通过使用SAR逻辑进一步编码控制三级电路分时段工作，在优化速度的同时减小了电路功耗。

主权项：1.适用于同步时序SARADC的动态比较器，其特征在于，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接；应用如所述适用于同步时序SARADC的动态比较器的控制方法，包括：利用12bitSAR同步时序中后12个脉冲完成逻辑编码，区分高四位、中四位、低四位的控制字，即EN1:3分别为001、011、111；当控制码EN1:3为001时，第一级结构和第二级结构中的S1与S2开关组断开，第三级结构中的S3开关闭合，DAC的信号直接接入锁存器；此外控制字EN1:3使得前两级预防大器和时钟选择关断不消耗电流，CLK不经过延迟直接被选择激励锁存器工作；当控制字EN1:3为011时，此时工作在中四位时段，DAC信号经由一级预防大输入至锁存器；同时EN1:3使得第一级预防大器和时钟选择关断；时钟信号和时钟延迟信号经多路选择器激励预防大电路和锁存器；其中延迟的目的是给预防大电路足够的放大时间；当控制字EN1:3为111时则作为传统动态比较器工作。

全文数据：

权利要求：

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