申请/专利权人：深圳速跃芯仪科技有限公司

申请日：2021-07-30

公开（公告）日：2024-04-09

公开（公告）号：CN113640656B

主分类号：G01R31/3183

分类号：G01R31/3183

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2024.03.26#专利申请权的转移;2021.11.30#实质审查的生效;2021.11.12#公开

摘要：本发明公开了基于延时的数字测试码型生成方法，包括以下步骤：一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A；二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑处理生成脉冲信号D。本发明能满足数字IC的工作频率要求，同时可以提高在数字IC支持的范围内测试码型的生成速度，节约了测试时间，可产生最高200Mbps，边沿定位分辨率最高39ps的数字测试码型，为精确控制发送的测试向量提供了保证，有利于更为合理地指定测试方案、编写测试向量。

主权项：1.基于延时的数字测试码型生成方法，其特征在于，包括以下步骤：步骤一：测试向量抽象，将原始信号A的测试波形进行向量抽象，获得具有若干个周期波形原始信号A，每个周期内的波形不尽相同；步骤二：测试码型合成，对原始信号A进行延迟处理，分别获得第一延迟信号B和第二延迟信号C，并对第一延迟信号B和第二延迟信号C进行逻辑运算生成具有时序边沿信息的脉冲信号D；所述步骤二具体包括：在FPGA内，在单位周期T内，将原始信号A输入到输入输出延迟单元中，分别以延时时长t0和t1进行延迟处理，获得延时时长t0对应的第一延迟信号B和延时时长t1对应的第二延迟信号C，将第一延迟信号B和第二延迟信号C进行异或处理，获得脉宽为延时值的脉冲信号D；延时值为t1-t0；所述步骤二还包括连续两个周期T1和T2的测试码型合成过程：在FPGA内，先生成与原始信号A逻辑生成原理相反的信号E，当信号A处于在第二周期T2的上升沿时，将信号E替换信号A作为原始信号输出，并分别以相同的延时时长t0和t1对信号E进行延迟处理，获得延时时长t0对应的第三延迟信号F和延时时长t1对应的第四延迟信号G，将第三延迟信号F和第四延迟信号G进行异或处理，获得脉宽为延时值的脉冲信号D。

全文数据：

权利要求：

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